新工具提升ASIC設(shè)計(jì)驗(yàn)證效率及可靠性

通常情況下，在進(jìn)行開發(fā)時(shí)會(huì)遇到這些問(wèn)題:一是時(shí)間和成本，兩者對(duì)開發(fā)周期都有一定的要求。尤其是對(duì)于需要團(tuán)隊(duì)合作共同進(jìn)行的大規(guī)模開發(fā)，其設(shè)計(jì)資源開銷比較大。二是可靠性，產(chǎn)品設(shè)計(jì)對(duì)設(shè)計(jì)師本身有要求。在傳統(tǒng)設(shè)計(jì)流程里，有些問(wèn)題可能是做到后期或者到生產(chǎn)時(shí)才會(huì)暴露出來(lái)，其實(shí)這些問(wèn)題在做ASIC設(shè)計(jì)時(shí)就存在。針對(duì)這些情況，ALDEC有很好的解決方案。

我們是做第三方工具的，會(huì)對(duì)主流廠商有一個(gè)很好的維護(hù)。在整個(gè)設(shè)計(jì)流程中，會(huì)無(wú)縫集成原廠的設(shè)計(jì)流程以及設(shè)計(jì)資源。從設(shè)計(jì)到驗(yàn)證，整個(gè)開發(fā)過(guò)程都可以提供。

ALDEC公司的工具主要有以下特點(diǎn)：一是仿真速度，這是涉及效益的問(wèn)題。設(shè)計(jì)時(shí)有前仿和后仿，針對(duì)仿真會(huì)有仿真加速的技術(shù)，目前速度能提高5到10倍。二是項(xiàng)目管理，在整個(gè)FPGA設(shè)計(jì)中規(guī)模會(huì)越來(lái)越大。我們的工具能很好地支撐團(tuán)隊(duì)化的項(xiàng)目管理，設(shè)計(jì)時(shí)在后臺(tái)通過(guò)第三方版本直接進(jìn)行版本管理。我們的工具支持多線程序的編譯，在做綜合實(shí)踐時(shí)需要廠商的后臺(tái)環(huán)境。另外，還支持一個(gè)多核的仿真，這是ALDEC專利的核心，這個(gè)工具可以提高仿真的速度。三是強(qiáng)大的設(shè)計(jì)規(guī)則分析檢查工具。在做第一步檢查時(shí)，會(huì)有語(yǔ)言設(shè)計(jì)規(guī)范上的檢查，當(dāng)然更關(guān)注的是，前期設(shè)計(jì)會(huì)不會(huì)給后期的實(shí)現(xiàn)帶來(lái)影響。

此外，還可以根據(jù)設(shè)計(jì)進(jìn)行一些優(yōu)化。對(duì)于在ASIC設(shè)計(jì)中早期出現(xiàn)的一些不足和缺陷，會(huì)在優(yōu)化過(guò)程中檢查出來(lái)，從而進(jìn)行解決。

Riviera-RPO主要是做大規(guī)模的市場(chǎng)，它是一個(gè)先進(jìn)的驗(yàn)證庫(kù)，并支持IEEE VHDL。另一款產(chǎn)品是針對(duì)反熔絲器件原型驗(yàn)證方案，先用比較便宜的商用芯片做一個(gè)原型，在功能驗(yàn)證沒(méi)有問(wèn)題的情況下，重新改制，驗(yàn)證沒(méi)問(wèn)題時(shí)才可以上去。在做后期驗(yàn)證時(shí)，HES平臺(tái)把前期作保障的測(cè)試通過(guò)工具直接轉(zhuǎn)換為實(shí)物型的驗(yàn)證。前期有不規(guī)則的保障，后期驗(yàn)證時(shí)有實(shí)物驗(yàn)證的保障。如果實(shí)物驗(yàn)證出現(xiàn)問(wèn)題，還要做改正、做仿真。