新工具提升ASIC設(shè)計驗證效率及可靠性

通常情況下，在進行開發(fā)時會遇到這些問題:一是時間和成本，兩者對開發(fā)周期都有一定的要求。尤其是對于需要團隊合作共同進行的大規(guī)模開發(fā)，其設(shè)計資源開銷比較大。二是可靠性，產(chǎn)品設(shè)計對設(shè)計師本身有要求。在傳統(tǒng)設(shè)計流程里，有些問題可能是做到后期或者到生產(chǎn)時才會暴露出來，其實這些問題在做ASIC設(shè)計時就存在。針對這些情況，ALDEC有很好的解決方案。

我們是做第三方工具的，會對主流廠商有一個很好的維護。在整個設(shè)計流程中，會無縫集成原廠的設(shè)計流程以及設(shè)計資源。從設(shè)計到驗證，整個開發(fā)過程都可以提供。

ALDEC公司的工具主要有以下特點：一是仿真速度，這是涉及效益的問題。設(shè)計時有前仿和后仿，針對仿真會有仿真加速的技術(shù)，目前速度能提高5到10倍。二是項目管理，在整個FPGA設(shè)計中規(guī)模會越來越大。我們的工具能很好地支撐團隊化的項目管理，設(shè)計時在后臺通過第三方版本直接進行版本管理。我們的工具支持多線程序的編譯，在做綜合實踐時需要廠商的后臺環(huán)境。另外，還支持一個多核的仿真，這是ALDEC專利的核心，這個工具可以提高仿真的速度。三是強大的設(shè)計規(guī)則分析檢查工具。在做第一步檢查時，會有語言設(shè)計規(guī)范上的檢查，當然更關(guān)注的是，前期設(shè)計會不會給后期的實現(xiàn)帶來影響。

此外，還可以根據(jù)設(shè)計進行一些優(yōu)化。對于在ASIC設(shè)計中早期出現(xiàn)的一些不足和缺陷，會在優(yōu)化過程中檢查出來，從而進行解決。

Riviera-RPO主要是做大規(guī)模的市場，它是一個先進的驗證庫，并支持IEEE VHDL。另一款產(chǎn)品是針對反熔絲器件原型驗證方案，先用比較便宜的商用芯片做一個原型，在功能驗證沒有問題的情況下，重新改制，驗證沒問題時才可以上去。在做后期驗證時，HES平臺把前期作保障的測試通過工具直接轉(zhuǎn)換為實物型的驗證。前期有不規(guī)則的保障，后期驗證時有實物驗證的保障。如果實物驗證出現(xiàn)問題，還要做改正、做仿真。