Altera發(fā)表20奈米SoC FPGA技術(shù)藍圖 可降低60%功耗

Altera公開其下一代20奈米(nm)制程現(xiàn)場可編程閘陣列(FPGA)技術(shù)藍圖。繼臺積電表示2013年可望量產(chǎn)20奈米產(chǎn)品后，Altera旋即對外發(fā)表其20奈米系統(tǒng)單晶片(SoC)FPGA的產(chǎn)品，將透過三維(3D)封裝技術(shù)進行開發(fā)，可較前一代產(chǎn)品降低60%功耗。

Altera研發(fā)資深副總裁Bradley Howe表示，采用20奈米技術(shù)的次世代SoC FPGA將可較前一代28奈米產(chǎn)品節(jié)省60%的功耗。

Altera研發(fā)資深副總裁Bradley Howe表示，由于下一代通訊、網(wǎng)路、廣播和運算應(yīng)用等產(chǎn)品設(shè)計人員在擴展頻寬、提高性能以及降低功率消耗等方面，正面臨極大的挑戰(zhàn)，因此驅(qū)使半導體元件不斷朝向先進制程邁進，以單位面積內(nèi)產(chǎn)出更多電晶體的方式，滿足終端設(shè)備使用者對設(shè)備功能與功耗日趨嚴苛的要求。

Howe進一步指出，F(xiàn)PGA供應(yīng)商為解決此一技術(shù)挑戰(zhàn)，勢必須開創(chuàng)高效率、高彈性的混合系統(tǒng)架構(gòu)；而采用20奈米最新制程技術(shù)，可讓下一代FPGA元件能夠以最低功率消耗實現(xiàn)高水準的IC整合度、性能和頻寬。

有鑒于此，Altera已計畫新一代SoC FPGA將采用臺積電20奈米制程，并整合安謀國際(ARM)架構(gòu)核心處理器，讓處理器性能提高50%，功耗則比前一代產(chǎn)品降低60 %；此外，還將為客戶提供從28奈米到20奈米的軟體移植途徑。

另一方面，Altera也將在20奈米FPGA產(chǎn)品中導入3D IC設(shè)計。Howe補充，異質(zhì)結(jié)構(gòu)3D IC可整合FPGA和客戶訂制的HardCopy ASIC；其中，包括記憶體、ASIC和光纖介面等各種技術(shù)。而Altera的3D IC亦將采用臺積電的基底晶圓晶片(CoWoS)制程進行制造，開發(fā)人員透過此一新技術(shù)，可提高系統(tǒng)整合度和系統(tǒng)性能，進而突出產(chǎn)品優(yōu)勢，同時降低功率、減少電路板空間。

事實上，若依照臺積電先進制程量產(chǎn)計畫藍圖推算，Altera此一新世代20奈米SoC FPGA可望于明年底問世，但能否順利量產(chǎn)的關(guān)鍵點除臺積電20奈米良率屆時可提升為多少外，F(xiàn)PGA元件商與晶圓代工廠之間的產(chǎn)品技術(shù)合作進展亦相當關(guān)鍵。

除Altera外，賽靈思也正加速朝向20奈米市場發(fā)展。賽靈思資深副總裁湯立人表示，由于FPGA一向是半導體制程技術(shù)的先驅(qū)采用者，因此賽靈思也正與晶圓制造業(yè)者保持密切的合作，透過雙方技術(shù)交流與支援，相信不久后20奈米所帶來的成本、效能等優(yōu)勢將可提升該公司FPGA市場競爭力。