20nm時(shí)代，F(xiàn)PGA或?qū)蔚妙^籌

目前，臺(tái)積電28nm良率大幅提升的利好還沒被市場(chǎng)徹底消化，FPGA業(yè)界雙雄已爭(zhēng)先恐后地發(fā)布20nm FPGA戰(zhàn)略規(guī)劃，在性能、功耗、集成度等方面均大幅躍升，蠶食ASIC之勢(shì)將愈演愈烈。在45nm工藝節(jié)點(diǎn)，大量ASIC廠商率先量產(chǎn);而到了28nm工藝時(shí)代，率先量產(chǎn)的7家公司中已有兩家是FPGA廠商;在20nm時(shí)代，F(xiàn)PGA或?qū)蔚妙^籌。

超越簡(jiǎn)單工藝升級(jí)

FPGA向下一代工藝演進(jìn)并不是“升級(jí)”那么簡(jiǎn)單，需要諸多創(chuàng)新技術(shù)應(yīng)對(duì)挑戰(zhàn)。

邁向更高工藝是市場(chǎng)驅(qū)動(dòng)力所致。“目前無(wú)線通信、視頻消費(fèi)、汽車高級(jí)輔助駕駛、醫(yī)療電子、安防技術(shù)等應(yīng)用給FPGA提出了巨大的需求，要滿足如此快速增長(zhǎng)的處理需求，必須實(shí)現(xiàn)高集成，而要實(shí)現(xiàn)高集成必須向高級(jí)工藝遷移，并以創(chuàng)新的思路來(lái)解決集成挑戰(zhàn)。”賽靈思公司全球高級(jí)副總裁、亞太區(qū)執(zhí)行總裁湯立人強(qiáng)調(diào)。因此，雖然28nm FPGA產(chǎn)品在今年才量產(chǎn)出貨，但FPGA廠商卻已先行一步向20nm發(fā)力，以滿足市場(chǎng)對(duì)可編程邏輯呈指數(shù)級(jí)增長(zhǎng)的需求。

向下一代工藝演進(jìn)并不是“升級(jí)”那么簡(jiǎn)單，需要諸多創(chuàng)新技術(shù)應(yīng)對(duì)挑戰(zhàn)。在28nm工藝節(jié)點(diǎn)上，賽靈思率先推出了統(tǒng)All Programmable的7系列FPGA、嵌入ARM cortex-A9的FPGA SoC以及采用3D封裝技術(shù)的Virtex-7 2000T，賽靈思20nm產(chǎn)品依然是三個(gè)產(chǎn)品系列并行發(fā)展，分別“進(jìn)化”成8系列FPGA、第二代FPGA SoC和第二代3D封裝FPGA。賽靈思20nm 8系列All Programmable FPGA將有更快的DSP、BRAM(Block RAM)、DDR4及收發(fā)器，有最高的帶寬(100個(gè)33Gb/s收發(fā)器)，可以實(shí)現(xiàn)更高的帶寬總線和更快的設(shè)計(jì)收斂。與7系列產(chǎn)品相比，其性能提高了2倍，功耗降低了一半，集成度則提高了1.5～2倍。在FPGA SoC方面，賽靈思嵌入了ARM Cortex-A9雙核處理器的28nm ZYNQ系列產(chǎn)品已經(jīng)量產(chǎn)出貨，“賽靈思20nm FPGA SoC將不但嵌入ARM處理器，也將嵌入其他處理單元，例如DSP、靈活混合信號(hào)(AMS)以及經(jīng)驗(yàn)證的Video IP、算法等等，它還將采用AXI總線。”湯立人介紹說，“今后還有可能嵌入性能更高、更多的ARM核。”

FPGA另一重要供應(yīng)商Altera在20nm工藝也導(dǎo)入了三項(xiàng)新技術(shù)。Altera高級(jí)副總裁、首席技術(shù)官M(fèi)isha Burich介紹，Altera的20nm工藝FPGA一是可將芯片間的數(shù)據(jù)傳輸速度提高至40Gbps，而現(xiàn)行的28nm工藝FPGA為28Gbps。為了實(shí)現(xiàn)高速化，20nm工藝FPGA提高了收發(fā)器電路使用的晶體管性能，同時(shí)導(dǎo)入了根據(jù)在芯片間交換信號(hào)的波形來(lái)修正信號(hào)、改善信號(hào)干擾及衰減程度的電路技術(shù)。二是配備浮點(diǎn)運(yùn)算性能達(dá)到5TFLOPS(每秒5萬(wàn)億次浮點(diǎn)運(yùn)算)以下的可變精度DSP模塊。為了提高性能，將原來(lái)用軟件實(shí)現(xiàn)的DSP部分運(yùn)算處理改為了硬件操作。三是異構(gòu)3D IC的應(yīng)用。

3D IC技術(shù)加快發(fā)展

作為新技術(shù)，3D IC需要更好、更成熟的設(shè)計(jì)和測(cè)試工具才能被業(yè)界廣泛接受。

在諸多創(chuàng)新中，最吸引眼球的是3D IC技術(shù)在同構(gòu)之外，異構(gòu)技術(shù)也將加快發(fā)展。“異構(gòu)3D IC技術(shù)可將FPGA與以前外置的芯片集成在同一封裝中，不僅可使芯片間的布線距離縮短，而且還可大大增加芯片間的布線根數(shù)，大幅提高芯片間的數(shù)據(jù)傳輸速度(系統(tǒng)性能)，而因?yàn)樾酒g布線距離縮短及接口布線電容減少等原因，能夠降低系統(tǒng)功耗。”Misha Burich指出。

賽靈思的3D IC產(chǎn)品規(guī)劃已從最初的同構(gòu)系統(tǒng)發(fā)展到異構(gòu)系統(tǒng)，如在28nm節(jié)點(diǎn)，賽靈思率先推出的virtex-7 200T是同構(gòu)器件，后來(lái)推出的Virtex-7 H580T則是異構(gòu)器件，在28nm工藝的FPGA上封裝了45nm工藝的28Gbps收發(fā)器，現(xiàn)在賽靈思20nm 3D IC也將提供同構(gòu)和異構(gòu)兩種配置。湯立人指出，20nm 3D IC不但有56Gbps收發(fā)器，還封裝有更大容量的存儲(chǔ)器，雖然封裝難度加大，但賽靈思已經(jīng)解決了很多難題，這將是一種全新的3D IC器件。

Altera的異構(gòu)3D IC技術(shù)則通過創(chuàng)新的高速互聯(lián)接口來(lái)集成FPGA和用戶可定制HardCopy ASIC，或者集成包括存儲(chǔ)器、第三方ASIC、光接口等在內(nèi)的各種技術(shù)。同時(shí)，20nm混合系統(tǒng)架構(gòu)在功耗管理方面繼續(xù)創(chuàng)新，包括自適應(yīng)電壓調(diào)整、可編程功耗技術(shù)以及工藝技術(shù)優(yōu)化等，使得Altera器件功耗比前一代降低了60%。

當(dāng)然，3D IC技術(shù)看上去很美，但真正大規(guī)模使用還要解決諸多挑戰(zhàn)。Mentor Graphics公司董事會(huì)主席兼CEO Wally Rhines曾表示，2.5D(SiP)技術(shù)目前仍然沒有發(fā)揮到極致，2.5D IC的存在時(shí)間將比業(yè)界普遍預(yù)期的要更長(zhǎng)一些。作為新技術(shù)，3D IC需要更好、更成熟的設(shè)計(jì)和測(cè)試工具才能被業(yè)界廣泛接受。

設(shè)計(jì)工具與時(shí)俱進(jìn)

設(shè)計(jì)工具針對(duì)20nm產(chǎn)品系列進(jìn)行了進(jìn)一步協(xié)同優(yōu)化，將設(shè)計(jì)效率提高到新的層級(jí)。

正所謂“好馬配好鞍”，要讓好器件發(fā)揮出最大效能也需要有更好的設(shè)計(jì)工具來(lái)支持。

與賽靈思7系列28nm產(chǎn)品系列一同推出的Vivado設(shè)計(jì)套件，針對(duì)20nm產(chǎn)品系列進(jìn)行了進(jìn)一步協(xié)同優(yōu)化，將設(shè)計(jì)效率提高到新的層級(jí)。湯立人介紹說，新的Vivado設(shè)計(jì)套件可讓設(shè)計(jì)人員將LUT利用率提升20%，性能提升3個(gè)速度等級(jí)，功耗降低35%，設(shè)計(jì)生產(chǎn)力提升4倍。此外，在配合C語(yǔ)言設(shè)計(jì)流程使用時(shí)，驗(yàn)證運(yùn)行時(shí)間縮短100倍。RTL仿真和硬件協(xié)同仿真速度快3～100倍。而且利用Vivado的IP集成器和封裝器實(shí)現(xiàn)IP重用可將集成速度加快4～5倍。

“新的Vivado設(shè)計(jì)套件可將以前的幾個(gè)月設(shè)計(jì)周期縮短到幾周，這是設(shè)計(jì)效率的大幅度提升。”湯立人強(qiáng)調(diào)，“通過與賽靈思Vivado設(shè)計(jì)套件針對(duì)最高生產(chǎn)力和結(jié)果質(zhì)量的協(xié)同優(yōu)化，20nm產(chǎn)品系列將能夠?yàn)樾袠I(yè)提供更具吸引力的ASIC和ASSP可編程替代方案。”

而Altera的異構(gòu)20nm FPGA的開發(fā)通過全功能高級(jí)設(shè)計(jì)環(huán)境得以實(shí)現(xiàn)，這一設(shè)計(jì)環(huán)境包括系統(tǒng)集成工具(Qsys)、基于C語(yǔ)言的設(shè)計(jì)工具(OpenCL)以及DSP開發(fā)軟件(DSP Builder)。Misha Burich表示，下一代高性能設(shè)計(jì)DSP開發(fā)人員不再需要花費(fèi)數(shù)天甚至幾個(gè)星期的時(shí)間來(lái)評(píng)估FPGA DSP解決方案的性能。通過集成OpenCL和DSP創(chuàng)新技術(shù)，采用業(yè)界標(biāo)準(zhǔn)設(shè)計(jì)工具和軟件庫(kù)，Altera產(chǎn)品能夠?qū)崿F(xiàn)5 TFLOPS的單精度DSP能力，這將重新樹立業(yè)界TFLOPS/W硅片效率的標(biāo)準(zhǔn)。