中芯采用Cadence數(shù)字工具流程 為40nm芯片設(shè)計(jì)提供高性能

 要點(diǎn)：

中芯國(guó)際新款40納米 Reference Flow5.1結(jié)合了最先進(jìn)的Cadence CCOpt和GigaOpt工藝以及Tempus 時(shí)序簽收解決方案

新款RTL-to-GDSII數(shù)字流程支持Cadence的分層低功耗流程和最新版本的通用功率格式(CPF)

Cadence設(shè)計(jì)系統(tǒng)公司與中芯國(guó)際集成電路制造有限公司(“中芯國(guó)際”)近日共同宣布中芯國(guó)際已采用Cadence 數(shù)字工具流程，應(yīng)用于其新款SMIC Reference Flow 5.1，一款為低功耗設(shè)計(jì)的完整的RTL-GDSII 數(shù)字流程。Cadence流程結(jié)合了先進(jìn)功能，以幫助客戶(hù)為40納米芯片設(shè)計(jì)提高功率、性能和面積。

流程中使用的Cadence工具有：RTL Compiler、Encounter® Digital Implementation System、Encounter Conformal® Low Power、Cadence QRC Extraction、TempusTM Timing Signoff Solution、Encounter Power System、Physical Verification System和Cadence CMP Predictor。

SMIC新款Reference Flow 5.1支持Cadence時(shí)鐘同步優(yōu)化技術(shù)(CCOpt)，這是Cadence Encounter®數(shù)字實(shí)現(xiàn)系統(tǒng)的關(guān)鍵特征。其認(rèn)證過(guò)程顯示：與傳統(tǒng)的時(shí)鐘樹(shù)綜合方案相比，CCOpt能夠在SMIC 40納米流程上降低14%的功耗、節(jié)省11%的面積、提高4%的性能。

gCadence的層次化低功耗數(shù)字流程，結(jié)合了最新版本的流行功率格式CPF2.0。

gCadence的物理驗(yàn)證系統(tǒng)(PVS)，包括中芯國(guó)際的首個(gè)使用Cadence PVS的在線(xiàn)40納米DRC/LVS 驗(yàn)證規(guī)則文件，以及SMIC首個(gè)40納米的Dummy Fill規(guī)則文件。

gGigaOpt技術(shù)，進(jìn)行了RTL-to-GDSII的核心優(yōu)化。

“我們與Cadence緊密合作以確保我們雙方的客戶(hù)都能充滿(mǎn)信心地使用最新的Cadence數(shù)字工具，從而推進(jìn)中芯國(guó)際40納米制程芯片的制造。”中芯國(guó)際設(shè)計(jì)服務(wù)中心資深副總裁湯天申表示：“該新參考流程為我們的客戶(hù)提供了先進(jìn)的工藝，提高了諸如功率、性能和面積等關(guān)鍵指標(biāo)。”

“中芯國(guó)際的Reference Flow 5.1為我們的客戶(hù)提供了一個(gè)如何在最大限度提升芯片質(zhì)量的同時(shí)，有效地從設(shè)計(jì)過(guò)渡到生產(chǎn)的清晰指南。”Cadence戰(zhàn)略總監(jiān)兼數(shù)字和簽收集團(tuán)高級(jí)副總裁徐季平博士表示：“由于芯片設(shè)計(jì)固有的復(fù)雜性仍在發(fā)展，Cadence將繼續(xù)與中芯國(guó)際加強(qiáng)合作，為客戶(hù)提供強(qiáng)大的自動(dòng)化工具，助其取得商業(yè)成功。”