Xilinx UlstraScale 產(chǎn)品陣容發(fā)布五大解讀

2013年12月10日，賽靈思全球高級副總裁湯立人先生專程到中國北京和深圳等地與各地媒體溝通， 隆重宣布賽靈思一個嶄新的產(chǎn)品系列 ——All Programmable UltraScale的正式面世。其中包括兩項重要內(nèi)容：

1.發(fā)布完整的20nm All Programmable UltraScale產(chǎn)品系列陣容，而且已經(jīng)開始發(fā)貨其中一款器件， 并擁有相關(guān)文檔、選型表以及行業(yè)唯一SoC增強型設(shè)計套件Vivado的支持。

2.宣布了一個新的創(chuàng)紀(jì)錄的突破性器件——擁有440萬邏輯單元的器件，其容量相比之前發(fā)布的全球最大容量器件Virtex-7 2000T翻了一番。

這兩項新的發(fā)布有何意義， 賽靈思人為何如此激動萬分地、驕傲無比地進行如此大張旗鼓的全球發(fā)布呢?我們又該如何理解此次發(fā)布呢? 讓我們試著解讀一下：

解讀一： 新的UlstraScale產(chǎn)品陣容的發(fā)布，再次強化了其從28nm就開始的領(lǐng)先一代領(lǐng)導(dǎo)者地位

在28nm工藝節(jié)點，從2011年3月賽靈思發(fā)貨全球首個 28nm 器件 — Xilinx Kintex-7® 325T FPGA開始， Xilinx 是一路領(lǐng)先，用一個個行業(yè)第一的發(fā)布把競爭對手遠(yuǎn)遠(yuǎn)地拋在了身后，包括行業(yè)第一個HPL 工藝， 包括行業(yè)第一個雙ARM A9核 All Programmable So C, 包括行業(yè)第一3DIC， 行業(yè)第一個面向未來十年的All Programmable設(shè)計工具等。從40nm短暫的陰霾中勝利突圍，打破了競爭對手當(dāng)時“后來居上”的美夢。28nm的收入也持續(xù)攀升， 在最近的兩個季度已經(jīng)擁有70%以上的市場份額。無論從工藝還是收入各個方面，賽靈思在28nm領(lǐng)域已經(jīng)實現(xiàn)了領(lǐng)先一代的優(yōu)勢。

而在20nm工藝節(jié)點， 從7月的行業(yè)首個投片，11月的首個發(fā)貨，賽靈思走上了繼續(xù)領(lǐng)先一代的道路。

解讀二：新的產(chǎn)品陣容，加速了賽靈思也是FPGA取代ASIC/ASSP的步伐

賽靈思此次發(fā)布的大背景，建立在其從28nm就已經(jīng)開始的從“可編程邏輯設(shè)計公司”到‘ALL PROGRAMMABLE” 公司的轉(zhuǎn)型戰(zhàn)略之下。 賽靈思的產(chǎn)品從單純的FPGA發(fā)展到了FPGA, 3D SoC, 超越了數(shù)字到模擬，超越了可編程硬件到軟件，超越了單芯片到3DIC。所有賽靈思芯片產(chǎn)品(如All Programmable FPGA、3D IC和SoC)的基礎(chǔ)構(gòu)建模塊在28nm工藝節(jié)點已達到一個臨界閾值。這個閾值標(biāo)志著FPGA無論從規(guī)模還是速度方面均已經(jīng)發(fā)展到了足以實現(xiàn)整個系統(tǒng)的水平。在28nm工藝節(jié)點上，賽靈思的解決方案能夠取代整個ASSP和ASIC，這就是說賽靈思All Programmable器件配備合適的IP和軟件，能夠成為實現(xiàn)眾多最終產(chǎn)品所需的唯一重要集成電路器件。

然而28nm只是開始，取代ASIC/ASSP還需要更多突破， 其中最大的就是互聯(lián)問題， 而UlstraScale消除了互聯(lián)這一首要的瓶頸。 7月，當(dāng)宣布行業(yè)首款20nm 器件投片的同時， 也宣布 20nm 將采用的全新架構(gòu)——行業(yè)首個ASIC級架構(gòu)UlstraScale。

作為FPGA的發(fā)明者， FPGA這個嶄新領(lǐng)域的開拓者， 賽靈思不僅引領(lǐng)著FPGA技術(shù)的發(fā)展， 也引領(lǐng)者應(yīng)用拓展。它的戰(zhàn)略眼光早已超越了幾十個億的PLD市場和這個領(lǐng)域的競爭者，投向上百億美元的ASIC/ASSP 和嵌入式市場領(lǐng)域。由此可見，此次擁有ASIC級架構(gòu)、ASIC級設(shè)計方案的All Programmable UltraScale 產(chǎn)品陣容的發(fā)布，是其戰(zhàn)略性加速進軍ASIC/ASSP市場的一個里程碑式成就。ASIC 級架構(gòu)的器件，全新打造的All Programmable Vivado 設(shè)計套件，加上加速上市和提升了結(jié)果質(zhì)量的一套UlstraScale 設(shè)計方法， 提供了媲美ASIC的優(yōu)勢。 賽靈思怎能不驕傲和自豪呢?

解讀三：當(dāng)我們看賽靈思的發(fā)布的時候， 大家很自然地會和其最近的競爭對手相比。但是，在比較的時候，請大家不僅僅只是比工藝。

今天的發(fā)布， 是一個加速取代ASIC/ASSP 的全新產(chǎn)品系列， 20nm工藝之外， 重點是ASIC級的優(yōu)勢。 這個優(yōu)勢是如何實現(xiàn)的呢?看下圖， UlstraScale ASIC級的架構(gòu)， Vivado設(shè)計工具， 再加上UlstraFast設(shè)計方法， 三者的統(tǒng)一才實現(xiàn)了ASIC級的優(yōu)勢。 而這三者的結(jié)合， 實際上也體現(xiàn)了賽靈思致力于支持更多工程師加速上市和實現(xiàn)差異化的方法和思路。

ASIC級的架構(gòu)是根本， 提供了ASIC級的性能， 支持海量的數(shù)據(jù)流， 同時消除了最大的互聯(lián)瓶頸。

行業(yè)首個ASIC增強型工具套件Vivado，加速了集成和實現(xiàn)。 尤其是Vivado獨特的HLS (高層次綜合) 和IPI ( IP 集成器)， 通過C++語言自動轉(zhuǎn)化為RTL 和固化的IP讓之前只有硬件工程師的FPGA世界，為龐大的軟件工程師和系統(tǒng)工程師群體打開了大門。

產(chǎn)品上市時間和成本很大程度上取決于開發(fā)人員如何運用工具解決新一代復(fù)雜性問題，因此賽靈思定義了一套All Programmable設(shè)計方法 —UlstraScale 設(shè)計方法。該方法涵蓋最佳實踐以及一系列項目規(guī)劃、開發(fā)板布局和器件規(guī)劃的項目表，同時能應(yīng)對設(shè)計創(chuàng)建、實現(xiàn)和配置調(diào)試等諸多挑戰(zhàn)，從而幫助工程師提高了設(shè)計生產(chǎn)力與效率，加速了產(chǎn)品上市進程，并提升了結(jié)果質(zhì)量(QoR)。

解讀四：新的產(chǎn)品系列的發(fā)布主要針對的是打造高性能的Smarter System。 28nm并不會因為這個發(fā)布而成為過去。實際上， 28nm真正上量是在2014年， 賽靈思融FPGA，SoC, 3DIC 為一體的28nm產(chǎn)品系列具有很長的生命周期， 至少15年都會長期存在。

解讀五：了解賽靈思產(chǎn)品戰(zhàn)略上的一個轉(zhuǎn)變， 從FPGA 到All Programmalbe .從以前的單工藝節(jié)點只有FPGA，　發(fā)展到多種工藝共存，　三大產(chǎn)品系列(FPGA，SoC, 3DIC)共同發(fā)展。

Virtex UltraScale VU440為新一代生產(chǎn)和原型設(shè)計應(yīng)用提供了5000萬個ASIC等效門，樹立了全新的行業(yè)標(biāo)桿。20nm Virtex UltraScale器件還為400G MuxSAR、400G轉(zhuǎn)發(fā)器和400G MAC-to Interlaken 橋接器應(yīng)用的單芯片實現(xiàn)方案提供了最高系統(tǒng)性能和帶寬。