Synopsys的IC Compiler II通過了TSMC 7nm制程工藝認證

時間：2017-04-07 12:19:17

關鍵字： 7nm制程工藝 synopsys

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[導讀] 新思科技日前宣布：TSMC認證Synopsys Galaxy Design Platform能用于其最新的7nm FinFET制程工藝V1.0。

新思科技日前宣布：TSMC認證Synopsys Galaxy Design Platform能用于其最新的7nm FinFET制程工藝V1.0。

雙方還圍繞Design Compiler Graphical和IC Compiler II數(shù)字實施產品進行了進一步合作，支持雙方共同的客戶使用TSMC的高性能計算(HPC)方法處理7nm節(jié)點。經驗證，在計算密集型設計中，該方法能大幅提高性能。這些合作成果能提高設計人員創(chuàng)建下一代產品的速度。

由于制程、性能和產量需求對創(chuàng)新解決方案的需要，雙方就整個流程都無縫支持的via-structure開展廣泛合作，將其作為7nm設計和7nm HPC流程部署的關鍵。該解決方案包含Design Compiler Graphical各處的性能擴展和via-structure假設分析，還能在支持PrimeTime ECO的IC Compiler II布局繞線流程中進行自動創(chuàng)建和插入。對PrimeTime ECO的支持能在最后的時序簽收ECO階段保留和增強通路銅柱結構。Synopsys與TSMC會合作創(chuàng)造能實現(xiàn)高性能、高可靠性的7nm設計的創(chuàng)新方法。

為滿足低功耗運行的需要，全面支持先進的波形傳播(AWP)基于與參數(shù)片上變異(POCV)技術的Galaxy Design Platform提供低壓支持。

IC Compiler II還能在PrimeTime時序分析和簽收技術部署的設計收斂階段中提供精確的簽收時序。整個平臺都部署了總功耗優(yōu)化技術，包括擴展的多位方法支持和先進的并發(fā)時鐘與數(shù)據(jù)優(yōu)化，能增強設計人員提供高度分化的低功耗產品的能力。

增強的PrimeTime物理感知ECO可以用于7nm工藝，能無縫滿足最新的制程驅動要求，包括ECO已布置元件的pin跟蹤對齊和低泄露電力恢復。

TSMC設計架構營銷部資深總監(jiān)Suk Lee表示：“這表示Synopsys與TSMC提供全流程設計工具且與7nm制程工藝并行的長期合作進入尾聲?，F(xiàn)在，合作成果能讓設計人員提前將設計送交制造。”

Synopsys設計部產品營銷副總裁Bijan Kiani表示：“此次合作充分利用了創(chuàng)新的TSMC 7nm高性能低功耗技術。最終成果允許我們共同的客戶使用Galaxy Design Platform進行高質量的7nm設計。”

TSMC認證的可以用于其7nm制程的Galaxy工具有：

• IC Compiler II布局繞線：全色彩繞線和提取、能減少行尾空缺的先進切割金屬建模以及通路銅柱技術的全流程部署。

• PrimeTime簽收時序：帶增強變異建模的精確簽收時序分析、低壓支持和適合HPC設計的通路銅柱ECO技術。

• StarRC簽收提?。合冗M的色彩感知變異建模、實現(xiàn)高性能設計的通路銅柱支持和能獲得所需精確性的增強FinFET MEOL寄生建模。

• IC Validator物理簽收：簽收DRC和LVS的認證運行集、切割金屬和復雜的信號填入空缺支持。

• HSPICE、CustomSim和FineSim仿真解決方案：具有自加熱/老化效應的FinFET設備建模和Monte Carlo特性支持。模擬、邏輯、高頻和SRAM設計的精確電路仿真結果。

• Custom Compiler定制設計：全色彩交互繞線、DRC檢查和密度報告、色彩感知EM和RC報告。