半導體業(yè)界呼吁半年內制定出3D芯片堆疊標準

　　一位高通（Qualcomm）公司的主管稍早前表示，若要在2013年如期量產3D芯片，就必須在半年內制定出3D芯片堆疊標準。

　　好消息是JEDEC在今年一月初公布了對移動應用處理器來說至關重要的Wide I/O存儲器初始標準。壞消息則是包括用于服務器和連網等應用的高速JEDEC存儲器標準制定時程可能會延宕到2013年。

　　“我們只剩不到一年的時間來完成其余的主要標準制定工作了，否則龐大的商用化壓力將促使EDA和其他公司自行解決問題，這些公司很可能會各自開發(fā)自有的解決方案，”高通公司先進技術工程總監(jiān)Riko Radojcic在稍早前的DesignCon大會中表示。

　　“我們還有幾個月的時間，”Radojcic說。他同時是標準制定機構Silicon Integration Initiative Inc.（Si2）中負責監(jiān)督3D IC標準制定的委員會主席。“我們都很著急，因為時程已經落后了一年左右，”他說。

　　Si2針對3D IC標準的努力，是在去年夏天的設計自動化大會（Design Automation Conference）中，由三個工作小組正式拉開序幕。該組織將標準制定工作劃分為三個階段，預計今年底以前可完成第一階段，Si2資深工程副總裁Sumit DasGupta表示。

　　第一階段是針對2.5D和3D之分割和布局規(guī)劃方面進行設計資料共享的規(guī)格定義，包括熱和機械約束，以及芯片層之間的隔離區(qū)（exclusion zones）等。第二階段將建立共享的建模資訊格式；第三階段則將描述及建立完整3D IC設計流程所需的格式和API。

　　Si2組織的參與者包括Cadence、英特爾、GlobalFoundries、Mentor Graphics和高通公司等。“我們的目標，是在第二季末或第三季提交第一版規(guī)格以供審查。”

　　此外，Sematech也已在網站上列出多種制造標準。這些標準涵蓋了多種制程、熱和機械強度標準，以及和底部填充材料等定義，Sematech工程技術副總裁Raj Jammy說。

　　“有些標準可能在今年內完成，一些要等到明年，不過，我們認為基本標準很快會就緒，”Jammy說。

1  2  

　　失落的環(huán)節(jié)

　　目前仍幾項關鍵因素尚未就緒，Xilinx公司副總裁Liam Madden說，他呼吁更多公司參與JEDEC針對下一代執(zhí)行速度達Terabit/s級的Wide I/O存儲器標準制定工作。

　　“目前標準所定義的速率是數(shù)百Gb/s──對推動移動應用的創(chuàng)新而言，這是個很好的開始，但若針對數(shù)據(jù)中心，我們便需要另一個可突破此一數(shù)據(jù)速率的標準，”他表示。

　　根據(jù)英特爾最近的一份資料，JEDEC旗下有兩個工作小組負責推動下一代Wide I/O標準。其中一個小組的努力目標，是將支持2.5D和3D堆疊技術之初始版本的頻寬提高八倍。而另一個“高頻寬存儲器”小組則針對圖形、連網與高效能運算部份，目前正在評估一種1，024位元的鏈路。

　　Madden并指出，其他的“失落環(huán)節(jié)”還包括業(yè)界必須再努力推動混合信號、光學和數(shù)字元件的堆疊。“如果我們想跨出下一步，就必須解決這些問題。”

　　業(yè)界也需要一個可供遵循的生產標準，以便讓他們知道何時及如何將元件從晶圓廠送往封裝廠，Madden說。

　　這個問題很棘手，因為未來的芯片制造工作如何切割尚不明朗，而且也不清楚過孔硅（TSV）和拋光等步驟將如何劃分，Sematech的Jammy表示。

　　高通公司的Radojcic同意，必須努力定義如何處理模擬和數(shù)字芯片的堆疊。“模擬公司或許必須針對在數(shù)字上堆疊模擬芯片提出一種殺手級應用，因為這種應用還未出現(xiàn)，”他表示。

　　“我想看到的第一件事就是Wide I/O，因為它和推動整個生態(tài)系統(tǒng)密切相關，”一位在EDA產業(yè)擁有資深經驗，目前為私人投資者的Jim Hogan說。

　　總之，Hogan呼吁標準組織不要太精確地去定義格式。

　　“我們不知道制造3D堆疊芯片的實際步驟，”他說。“經過一段時間以后，或許會出現(xiàn)一套標準流程，但我不想讓事情變得太復雜，”他表示。

1  2  

欲知詳情，請下載word文檔 下載文檔

來源：[db:出處]

作者：tee