富士通半導(dǎo)體客制化SoC創(chuàng)新設(shè)計方法

采用全新設(shè)計方法能夠?qū)㈦娐返拿芏忍岣?3%(注：采用富士通半導(dǎo)體的ASSP元件的驗證結(jié)果)，并可將最終的線路布局時間縮短至1個月。這種設(shè)計方法將整合至富士通半導(dǎo)體的各種全新客制化SoC設(shè)計方案中，協(xié)助客戶開發(fā)RTL-Handoff SoC元件。富士通半導(dǎo)體預(yù)計自2014年2月起將開始接受采用這種全新設(shè)計方法的SoC訂單。

采用28奈米等頂尖制程技術(shù)的SoC元件需要有越來越多的功能與效能，進(jìn)而要在晶片中布建越來越多的電路。未來SoC的設(shè)計將日趨復(fù)雜，開發(fā)時間也將會因此較以往增加，同時如何有效解決功耗問題也成為設(shè)計業(yè)者的更大挑戰(zhàn)。

為因應(yīng)日趨復(fù)雜的SoC設(shè)計，富士通半導(dǎo)體所開發(fā)出的創(chuàng)新設(shè)計方法將能實現(xiàn)更高的電路密度、更短的開發(fā)時程和降低功耗，并整合至富士通半導(dǎo)體的各種全新客制化SoC設(shè)計方案中，協(xié)助客戶開發(fā)RTL-Handoff SoC元件。相較傳統(tǒng)的設(shè)計流程，設(shè)計業(yè)者可采用富士通半導(dǎo)體的全新設(shè)計方法在相同大小的晶片中增加33%電路，更并可將最終的線路布局時間縮短至1個月。

全新設(shè)計方法有效將White Space最小化

全新的獨家設(shè)計流程可估算出較容易布線的平面圖，并根據(jù)布線路徑與時序收斂為內(nèi)部資料匯流排進(jìn)行最佳化。這些設(shè)計步驟可將無法建置電晶體的White Space數(shù)量降到最少，因而可讓晶片容納更多電路。

透過專利技術(shù)協(xié)調(diào)邏輯與物理架構(gòu)

此專利技術(shù)無須更動任何邏輯設(shè)計，即可自動針對物理布線進(jìn)行網(wǎng)表資料合成，并可提升整體設(shè)計的布線效率和讓時序收斂變得更容易，因而可有效減少最終布線流程所需的時間，更可達(dá)到更高的密度整合度。

富士通半導(dǎo)體是世界級的ASIC供應(yīng)商，多年來運(yùn)用在業(yè)界累績的傲人成績和專精技術(shù)，持續(xù)提供一站購足的完整客制化SoC解決方案，其中結(jié)合了先進(jìn)設(shè)計建置、制造服務(wù)和系統(tǒng)級研究、開發(fā)支援等服務(wù)。透過上述解決方案，富士通半導(dǎo)體將能支援客戶快速開發(fā)高效能及省電的SoC元件。

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