無線SOC設(shè)計 90納米及65納米需求攀升
包括3G手機在內(nèi)的各種新興電子產(chǎn)品,已加快系統(tǒng)單芯片(SoC)的需求。臺灣聯(lián)電(UMC)透過與EDA、IP等業(yè)者的合作,已在尖端90納米及65納米制程方面,協(xié)助客戶快速進入量產(chǎn)。
由FSA主辦的“Wireless SoC Design”無線系統(tǒng)單芯片設(shè)計論壇,邀請聯(lián)電美國分公司負責系統(tǒng)及架構(gòu)支持的首席工程師(Chief Engineer)王克中(KC Wang)博士及Cadence負責模擬混合訊號及射頻(AMS/RF)設(shè)計方法錦囊妙計的技術(shù)市場總監(jiān)Robert A. Mullen,分享無線系統(tǒng)單芯片的市場應用情形。
技術(shù)成熟,需求升溫
聯(lián)電美國分公司負責系統(tǒng)及架構(gòu)支持的首席工程師王克中博士表示,聯(lián)電的制程技術(shù),在90納米方面,是第一個交貨給客戶的晶圓廠。目前產(chǎn)品種類已經(jīng)超過30種,包括5項RF產(chǎn)品在內(nèi)。90納米總出貨量方面,換算成8吋晶圓,已經(jīng)超過50萬片,產(chǎn)能來自兩個12吋廠及一個8吋廠。在65納米方面,聯(lián)電也是第一個交貨給65納米客戶的晶圓廠。目前已經(jīng)進入量產(chǎn)階段,簽約客戶已有9家,完成設(shè)計Tape Out的產(chǎn)品有10個。
繞著地球跑,支持Cadence全球客戶有關(guān)模擬混合訊號及射頻(AMS/RF)設(shè)計方法錦囊妙計(Design Methodology Kits)的Cadence公司技術(shù)市場總監(jiān)Robert A. Mullen,累積了許多與客戶面對面的實戰(zhàn)經(jīng)驗。他表示,在無線設(shè)計流程中,最重要的幾個關(guān)鍵包括:“環(huán)環(huán)相扣的設(shè)計流程”、“組件設(shè)計及線路布局都經(jīng)過測試的RFIC PDK(Process Design Kit)”、“RFIC模擬及驗證工具”、“RLCK擷取器”及“被動組件模型(Passive Modeling)與EM模擬”等。
其中,“環(huán)環(huán)相扣的設(shè)計流程”包括從系統(tǒng)到IC,以及從IC到模塊的各個設(shè)計環(huán)節(jié)。而“RLCK擷取器”則用來更精確地預測芯片的頻率與設(shè)計效能。
Robert A. Mullen指出,Cadence的無線設(shè)計方法錦囊妙計,將陸續(xù)有新的方案推出,除了目前的AMS/RF Kit、RF-Sip Kit、ARM Verification Kit外,2007年還將陸續(xù)推出Low-Power Kit、無線SOC Verification Kit及SiP Kit等。
談到市場,王克中指出,由于整合多項尖端技術(shù)的3G手機等應用普及,使得客戶對系統(tǒng)單芯片(SOC)的需求快速升溫。以晶圓廠來說,提供完整的SOC解決方案,必須掌握的關(guān)鍵要素,除了一流的晶圓廠制造流程及良率績效外,還要具備系統(tǒng)架構(gòu)知識,并提供SOC制程平臺,IP及設(shè)計方法論等。
Robert A. Mullen也表示,目前Cadence在RFIC領(lǐng)域,已經(jīng)支持許多國際級的重要客戶。其中,位于希臘的Helic公司,成功開發(fā)WLAN 802.11b,把RF收發(fā)器(transceiver)及模擬基頻(analog baseband)完全整合。
伙伴締盟,共挑大梁
制程越走越尖端,任務的挑戰(zhàn)度也越來越高,各種締盟的策略伙伴關(guān)系,更見積極。針對無線通訊這個熱門的產(chǎn)品領(lǐng)域,王克中博士表示,聯(lián)電除了定義并提供各種制程技術(shù)外,透過與ARM合作,提供各種經(jīng)過制程驗證的IP。
與EDA業(yè)者的合作方面,聯(lián)電與Cadence合作,提供許多經(jīng)過EDA工具與設(shè)計流程驗證過的設(shè)計案例,給客戶參考。此外,在設(shè)計服務及封裝測試方面,聯(lián)電則分別與智原及硅品有密切合作。
綿密服務,降低風險
協(xié)助客戶以最快、最具成本效率的方式,快速實現(xiàn)設(shè)計并推出新產(chǎn)品面市,不但是站在支持端的IP/EDA業(yè)者、晶圓廠、設(shè)計服務及封裝測試等廠商的任務,同時也是核心競爭力所在。
聯(lián)電除了提供0.13微米、90納米及65納米成熟的制程技術(shù)外,完整的SOC制程平臺還整合了混合訊號制程、RF制程、高壓制程、嵌入式內(nèi)存及CMOS影像傳感器(CMOS Image Sensor, CIS)等。
王克中博士表示,聯(lián)電SOC邏輯制程平臺(Logic Process Platform)中,又分“混合訊號及RF”、“嵌入式內(nèi)存”、“CMOS影像傳感器(CIS)”及“高壓”等四大制程模塊。
“混合訊號及RF”制程常應用于制造消費性電子產(chǎn)品,包括ADSL STB、Cable Modem、無線通訊產(chǎn)品、家庭RF及藍芽等產(chǎn)品等?!扒度胧絻?nèi)存”制程則適合用于MPU、DSP、影像、網(wǎng)絡(luò)、3G手機、芯片組、PGA及SRAM等相關(guān)IC?!坝跋駛鞲衅鳌敝瞥坛S糜谑謾C照相機、數(shù)位相機、PC相機、監(jiān)視器、汽車、及醫(yī)學相關(guān)IC?!案邏骸敝瞥虅t普遍用于電源管理IC、低溫多晶硅(LTPS)、TFT LCD、PDP及OLED驅(qū)動IC、DC-DC轉(zhuǎn)換器等。
為了協(xié)助客戶更容易使用該公司提供的晶圓專工設(shè)計套件(FDK),以最短的時間找到合適的電感器及電容器,聯(lián)電還提供客戶虛擬的電感器與電容器數(shù)據(jù)庫(Virtual Inductor & Capacitor Libraries),讓客戶可以透過最佳電感搜尋器(OIF)及最佳電容搜尋器(OCF),提高設(shè)計效率。
克服技術(shù)難關(guān)
隨著制程技術(shù)不斷微縮,線寬越來越細,布局繞線的挑戰(zhàn)也越來越艱巨??缛胂冗M制程后,許多布局繞線的結(jié)果常產(chǎn)生大量漏電的問題。王克中博士舉了個0.13微米邏輯制程的實驗個案為例,證明聯(lián)電技術(shù)團隊已克服這個問題,并可大幅改善漏電的情形。該實驗是一個百萬閘級的復雜IC,頻率速度為333Mhz,采聯(lián)電0.13微米1P8M制程,有效地降低了83%d的漏電情形。
可制造的IC設(shè)計(Design for Manufacturing, DFM)技術(shù),也是伴隨尖端制程而來的重大課題。如果不能符合晶圓廠的制程特性,再精巧先進的IC設(shè)計,如果制造不出來,也是枉然。為了避免這項困擾,聯(lián)電提供一套名為DFM-Aware 的設(shè)計流程(DFM-Aware Design Flow),協(xié)助客戶及早克服可制造性的問題。首先是“DFM-Aware數(shù)據(jù)庫”,提供各種IP,SPICE電路模型及技術(shù)文件;其次是Tape Out前的“DFM模擬”及Tape Out后的“PSM, OPC, LRC”等光罩資料的準備。最后則是整合了微影及硅制程等諸多制程條件的“DFM-Aware模型及規(guī)范”,協(xié)助客戶掌握DFM的關(guān)鍵。[!--empirenews.page--]
數(shù)字SoC未來看好
Robert A. Mullen指出,RFIC走向尖端制程,最主要的三大訴求包括降低成本、降低功率消耗,以及追求更好的SoC整合。這在傳統(tǒng)的模擬RF線路設(shè)計方法中,卻存在著很大的挑戰(zhàn),以致于總是無法達到很好的產(chǎn)品性能。如今,透過更簡化的模擬線路加上更有創(chuàng)意的數(shù)字設(shè)計,已經(jīng)可以達到過去多年以來無法達成的夢想。
Robert A. Mullen拿出一個采0.18-0.13微米制程的“模擬”直接轉(zhuǎn)換接收器,以及采90納米低功率制程的“數(shù)字”RF處理器的線路圖做比較。前者繁復的設(shè)計,被后者簡單的幾個混合訊號處理器、A/D及數(shù)字基頻芯片(Digital Base Band)架構(gòu),就輕松地比了下去。
針對數(shù)字SoC未來的看法,Robert A. Mullen舉Prismark一份有關(guān)無線技術(shù)的報告資料指出,2004年無線IC的制程還以0.18微米CMOS為主,模擬RF仍多于數(shù)字;2006年制程以0.13微米CMOS為主,數(shù)字線路持續(xù)增加,并首度超越模擬RF的線路;2008年時,無線IC的制程技術(shù)將以90納米CMOS為主,并有90%的數(shù)位線路。