東芝采用0.13μm工藝的靜電放電(ESD)保護器件適用于模擬功率半導(dǎo)體

東芝公司(TOKYO：6502)成功研發(fā)出一款適用于模擬功率半導(dǎo)體應(yīng)用的靜電放電(ESD)保護器件，產(chǎn)品采用先進的0.13μm工藝技術(shù)制造，優(yōu)化了晶體管結(jié)構(gòu)，顯著提高了靜電放電特性。靜電放電保護魯棒性提高多達(dá)四倍，標(biāo)準(zhǔn)偏差僅為傳統(tǒng)結(jié)構(gòu)的十二分之一。三維仿真分析也有助于東芝發(fā)現(xiàn)一種機制，優(yōu)化晶體管結(jié)構(gòu)，提高靜電放電魯棒性。東芝在2016年6月14日于捷克舉行的國際半導(dǎo)體研討會“ISPSD2016”上公布了這些創(chuàng)新成果。

注入來自人體或設(shè)備的靜電放電浪涌，有可能毀壞半導(dǎo)體器件，因為靜電放電電流引起硅材內(nèi)局部溫度上升。需要靜電放電保護器件來保護內(nèi)部電路。這對需要施加10V-100V電壓的模擬功率半導(dǎo)體器件來說尤為重要，這些半導(dǎo)體器件需要高額定電壓。在這種情況下，靜電放電保護器件必須確保大電流，進而導(dǎo)致芯片尺寸增大?？s小靜電放電保護器件尺寸成為讓芯片更為緊湊的一個課題。

通過靜電放電事件三維仿真分析，東芝發(fā)現(xiàn)，流經(jīng)最高電場點的電流導(dǎo)致晶格溫度上升，進而導(dǎo)致靜電放電誘發(fā)的破壞。修改晶體管結(jié)構(gòu)，將漏極低電阻區(qū)延伸向源極方向并抑制橫向硅電阻，將來自漏極底部的電流轉(zhuǎn)移向源極方向并從最高電場點將其分離。經(jīng)發(fā)現(xiàn)，這一優(yōu)化設(shè)計使靜電放電魯棒性提高多達(dá)四倍，而標(biāo)準(zhǔn)偏差減少到十二分之一。此外，該器件確保HBM* ±2000V所需的尺寸減少了68%。

東芝利用0.13μm工藝技術(shù)，提供先進的模擬工藝平臺，可在該平臺嵌入CMOS、DMOS、雙極型晶體管等晶體管以及電阻器和電容器等無源器件。用戶可從以下三個工藝平臺中選擇適用于每個應(yīng)用的工藝：“BiCD-0.13”主要面向汽車(DMOS最高可達(dá)100V);“CD-0.13BL”主要面向電機控制驅(qū)動器(DMOS最高可達(dá)60V)以及“CD-0.13”工藝主要面向電源管理IC (DMOS最高可達(dá)40V)。

東芝計劃于2017年推出采用CD-0.13工藝技術(shù)的產(chǎn)品并繼續(xù)積極將該工藝技術(shù)推廣至其他工藝平臺，以提高靜電放電特性。

* HBM(人體模型)：指示靜電放電魯棒性的參數(shù)之一

Fig.1 Schematic cross-section of studied structure.

Fig.2 3D-Simulation results for studied structure.