Cadence Modus測試解決方案可將系統(tǒng)級芯片測試時間縮短三倍

Cadence Design System, Inc.(現(xiàn)已正式更名為楷登電子，NASDAQ：CDNS)今日宣布推出全新Modus™測試解決方案。該方案助設(shè)計工程師將產(chǎn)品測試時間縮短最高三倍，從而降低生產(chǎn)測試成本，進一步提高硅產(chǎn)品利潤率。新一代測試解決方案采用物理感知2D彈性壓縮架構(gòu)，在不影響設(shè)計尺寸及布線的前提下使壓縮比高達400余倍。目前，此項技術(shù)專利正在申請中。

針對測試設(shè)計過程中的挑戰(zhàn)，Cadence® Modus測試解決方案采用以下創(chuàng)新功能：

· 2D壓縮：掃描壓縮邏輯可在晶片平面布局上構(gòu)成二維物理感知網(wǎng)格，從而提高壓縮比并縮短線長。在壓縮比為100倍的情況下，2D壓縮線長最高可比業(yè)內(nèi)現(xiàn)行掃描壓縮架構(gòu)縮短2.6倍。

· 彈性壓縮：在自動測試模式生成(ATPG)期間，通過嵌入在解壓邏輯中的寄存器，按序控制多個掃描周期的關(guān)注數(shù)據(jù)位，確保壓縮比提高至400倍以上時，仍可保持滿意的故障覆蓋率。

· 嵌入式存儲器總線支撐：插入共享測試訪問總線，同一IP核中的多個嵌入式存儲器可全速執(zhí)行可編程存儲器內(nèi)建自測試(PMBIST)。該功能還包括針對鰭式場效應(yīng)晶體靜態(tài)隨機存儲器(FinFET SRAM)和汽車安全應(yīng)用的全新可編程軟件測試算法。

· 強大的通用腳本和集成調(diào)試環(huán)境：可測性設(shè)計(DFT)邏輯插入及ATPG功能采用全新、且標(biāo)準(zhǔn)統(tǒng)一的TCL腳本語言和調(diào)試環(huán)境，兼容Cadence Genus™ 綜合解決方案、Innovus™ 設(shè)計實現(xiàn)系統(tǒng)及Tempus™ 時序簽核解決方案。

“Cadence新一代Modus測試解決方案采用全新的創(chuàng)新功能，可以從根本上改變設(shè)計和測試工程師解決測試問題的方式。目前，我們正在為這項技術(shù)申請專利。”Cadence數(shù)字和簽核事業(yè)部高級副總裁兼總經(jīng)理AnirudhDevgan博士表示：“Modus測試解決方案通過搭建物理感知的2D網(wǎng)格架構(gòu)，并按序壓縮測試模式(pattern)，較傳統(tǒng)方法顯著縮短了測試時間，為Cadence客戶帶來又一重要的盈利優(yōu)勢。”

客戶好評

“Modus 測試解決方案在不影響設(shè)計布線或故障范圍覆蓋率的前提下，將我們一位客戶網(wǎng)絡(luò)芯片的測試時間縮短 3.6 倍。毫無疑問，這一技術(shù)極大降低了生產(chǎn)測試成本。全新 Modus 測試解決方案、Innovus 設(shè)計實現(xiàn)系統(tǒng)、Tempus 時序簽核解決方案、及 Voltus™ IC 電源完整性解決方案為我們位于全球各地的設(shè)計中心及專用集成電路(ASIC)客戶提供了頂尖的 14 納米端對端設(shè)計流程。

-Sue Bentlag，GLOBALFOUNDRIES ASIC設(shè)計與方法研究總監(jiān)

“對于高容量且對價格及其敏感的市場(比如嵌入式處理)來說，將測試成本最小化尤為關(guān)鍵。在不影響設(shè)計收斂的前提下，Modus測試解決方案將我們尺寸最大，設(shè)計最復(fù)雜的嵌入式處理器芯片的數(shù)字測試時間縮短了1.7倍。”

-Roger Peters，德州儀器MCU硅產(chǎn)品開發(fā)部門

“使用Modus測試解決方案，我們將壓縮邏輯相關(guān)的線長顯著的縮短了2.6倍，并減少了兩倍的掃描時間。壓縮邏輯線長的大幅縮短，使我們能夠在更小的工藝節(jié)點和設(shè)計規(guī)模尺寸中，解決設(shè)計收斂的關(guān)鍵挑戰(zhàn)。”

- Alan Nakamoto，Microsemi Corp 工程服務(wù)部副總裁

“測試時間對半導(dǎo)體產(chǎn)品的成本及產(chǎn)能影響巨大，因此縮短測試時間至關(guān)重要。在不影響故障范圍覆蓋率或芯片尺寸的前提下，Modus測試解決方案將我們的測試時間縮短了2倍。”

-Chris Malkin，Sequans基帶集成電路經(jīng)理