LD0、QLDO、VLDO的設計原理及測試

　　O 引言

　　近年來低壓差穩(wěn)壓器(LD0，Low Dropout Regulator)、準低壓差穩(wěn)壓器(QLDO，Quasi Low Dropout Regulator)和超低壓差穩(wěn)壓器(VLD0，Very Low Dropout Regulator)競相問世，并在低壓供電領域獲得推廣應用。

　　1 LD0、QLDO的設計原理

　　下面首先介紹普通串聯(lián)調(diào)整式線性集成穩(wěn)壓器的基本原理，然后分別闡述低壓差穩(wěn)壓器、準低壓差集成穩(wěn)壓器的基本原理，從中比較它們的顯著特點。

　　1.1 普通線性集成穩(wěn)壓器的設計原理

　　普通線性集成穩(wěn)壓器亦稱NPN型穩(wěn)壓器，其原理如圖1所示。典型產(chǎn)品有7800系列三端固定式線性集成穩(wěn)壓器和LM317系列三端可調(diào)式線性集 成穩(wěn)壓器。它們都屬丁NPN型穩(wěn)壓器，即串聯(lián)調(diào)整管是由NPN型晶體管VT2、VT3構成的達林頓管。VT1為驅動管，它采用PNP型晶體管。U1為輸入 電壓，U0為輸出電壓。R1和R2為取樣電阻，取樣電壓U0加到誤差放大器的 同相輸入端，UQ與加在反相輸入端的基準電壓UREF相比較，二者的差值經(jīng)誤差放大器放大后產(chǎn)生誤差電壓Ur，用來調(diào)節(jié)串聯(lián)調(diào)整管的壓降，使輸出電壓達到 穩(wěn)定。舉例說明，當輸出電壓U0降低時，UQ和Ur均降低，因驅動電流增大，故調(diào)整管的壓降減小，使輸出電壓升高，最終使U0維持穩(wěn)定。由于反饋環(huán)路總是 試圖使誤差放大器兩個輸入端的電位相等，即UQ=UREF，因此

　　普通集成穩(wěn)壓器的主要缺點是輸入-輸出壓差高。為了維持穩(wěn)壓器的正常工作，要求最低輸入-輸出壓差(U1-U0)不得低于2 V，一般取4 V以上為宜。這是造成調(diào)整管功耗大的主要原因。由圖l可見，輸入-輸出壓差的計算公式為

　　式中：UBE為VT2、VT3的發(fā)射結電壓(這里假定二者相等)，岡此總發(fā)射結電壓為2UBE;

　　UCES為PNP型晶體管BTl的集電極-發(fā)射極飽和壓降。

　　1.2 LD0的設計原理

　　LD0的設計原理如圖2所示。LDO與普通線性集成穩(wěn)壓器的主要區(qū)別是采用PNP型功率管作調(diào)整管，并且不需要驅動管。其輸入-輸出壓差的計算公式為

　　由于公式中不含2UBE這一項，因此可大大降低輸入-輸出壓差。滿載時輸入-輸出壓差的典型值小于500mV，輕載時僅為10~50mV。這是其顯著特點。

　　但低壓差線性穩(wěn)壓器有其不足之處，即所需的基極驅動電流及靜態(tài)工作電流Id較大。滿載時若PNP管的β值為15～20倍，則LDO的 Id≈(5%～7%)Io。由它產(chǎn)生的功耗會限制穩(wěn)壓器效率的進一步提高，這在電池供電的低功耗系統(tǒng)中是不容忽視的問題。

　　1.3 QLDO的設計原理

　　準低壓差集成穩(wěn)壓器(QLDO)是因輸入-輸出壓差介于NPN穩(wěn)壓器和LDO穩(wěn)壓器二者之間而得名的。其設計原理如圖3所示。QLDO的內(nèi)部調(diào) 整管VT2也采用NPN型功率管，但增加了一級PNP型驅動管VT1，因此它兼有普通集成穩(wěn)壓器驅動電流小、低壓差集成穩(wěn)壓器輸入-輸出壓差低的優(yōu)點。其 輸入-輸出壓差的計算公式為

　　式中包含UBE這一項，意味著QLDO的輸入-輸出壓差介于NPN穩(wěn)壓器和LDO之間。QLDO具有較好的性能指標：例如LMl085能輸出 3A的電流，而靜態(tài)工作電流僅為10mA。QLDO也需要接輸出電容，但其容量可比LDO用得小，對電容的等效串聯(lián)電阻(ESR)要求較低。

　　2 VLDO的設計原理

　　VLDO的設計原理如圖4所示，典型產(chǎn)品為Analogic TECH公司的AAT3200。VLD0的最大特點是采用P溝道功率場效應管MOSFET來代替PNP型功率管作為調(diào)整管，MOSFET本身還帶保護二極管(VD)。P溝道MOSFET屬于電壓控制型器件，其柵極驅動電流板小，而通態(tài)電阻非常低，通態(tài)壓降遠低于雙極性晶體管的飽和壓降，這不僅能大大降低輸入-輸出壓差，還能在微封裝下輸出更大的電流。圖4中還給出了內(nèi)部過電流及過熱保護電路，RS為電流檢測電阻。

　　一種改進型VLDO的設計原理如圖5所示。其主要特點是增加了輸出狀態(tài)自檢(POK)、延遲供電、電源關斷等功能。POK(Power OK)是表示“電源正常”的信號。一旦輸出電壓降低到使采樣電壓低于9l%UREF時，比較器就輸出高電平，經(jīng)過l ms的延遲時間強迫POK MOSFET導通，從POK端輸出低電平(表示電源電壓過低)，送至微處理器。當輸出電壓恢復正F常叫，比較器輸出低電平，令POK MOSFET截止，POK端輸出為高電平，以此表示電源正常。POK MOSFET采用開漏極輸出結構，外部需經(jīng)過lO kΩ～l MΩ的上拉電阻接U0端。不用POK端時可接地或懸空。EN為使能控制端，當EN端接低電半時將電源關斷。LDO進入休眠狀態(tài)，此時POK端 呈高阻態(tài)。利用延遲電路能避免因干擾而造成的誤動作。

　　3 幾種線性穩(wěn)壓器的性能比較

　　幾種線性穩(wěn)壓器的性能比較見表l。

　　4 LDO的性能測試

　　為了說明低壓差穩(wěn)壓器的優(yōu)良特性，現(xiàn)將LM2930與普通三端穩(wěn)壓器7805作一對比性試驗，二者的標稱穩(wěn)壓值均為5v。穩(wěn)壓器的輸入電壓取自 HT-1714C型多路直流穩(wěn)壓電源。穩(wěn)壓器的輸出端接上假負載R1，使輸出電流I0=100mA。輸出電壓U0用DT860型數(shù)字萬用表測量。測量數(shù)據(jù) 以及汁算出的壓差值(U1-U0)、穩(wěn)壓電源的效率(η)一并列入表2及表3中。由表2及表3可見，當U1>5.20V時，LM2930即 可正常穩(wěn)壓，穩(wěn)壓值U0=5.16v;當u1=5.20V時的壓差僅為0.04 V，U1=5.50V時為0.34V，均低于O 6V。7805則不然，其壓差必須大于2V(實際使用時應在4V以上)，才能正常穩(wěn)壓，穩(wěn)壓值U0=4.98V。

　　5 結語

　　不難看出，選擇低壓差穩(wěn)壓器能顯著提高線性集成穩(wěn)壓電源的效率。