使用JESD204B同步多個(gè)ADC

許多通信、儀器儀表和信號(hào)采集系統(tǒng)需要通過多個(gè)模數(shù)轉(zhuǎn)換器(ADC)對(duì)多個(gè)模擬輸入信號(hào)進(jìn)行同時(shí)采樣。隨后，經(jīng)過采樣得到的數(shù)據(jù)需被處理以實(shí)現(xiàn)各個(gè)通道的同步，然而他們各自有不同的時(shí)延。這一直以來都成為使用LVDS和并行輸出ADC的系統(tǒng)工程師所遇到的難題。

JESD204B提供了一個(gè)框架，通過一個(gè)或多個(gè)差分信號(hào)對(duì)發(fā)送高速串行數(shù)據(jù)，如ADC的輸出。JESD204B規(guī)范接口采用固有方案，實(shí)現(xiàn)通道間粗調(diào)對(duì)齊效果。數(shù)據(jù)分割為幀，其邊沿持續(xù)發(fā)送至接收器。通過使用系統(tǒng)參考事件信號(hào)(SYSREF)，JESD204B子類1接口支持多個(gè)串行通道鏈路或多個(gè)ADC的數(shù)據(jù)向下對(duì)齊至樣本點(diǎn)級(jí)別，以便同步發(fā)射器和接收器的內(nèi)部幀時(shí)鐘。這使得采用JESD204B鏈路的設(shè)備具有確定延遲。但是，為了讓采樣同步達(dá)到徹底的時(shí)序收斂，仍然有許多挑戰(zhàn)等待系統(tǒng)設(shè)計(jì)師去解決，如PCB布局考慮、時(shí)鐘匹配和產(chǎn)生SYSREF以滿足時(shí)序、SYSREF的周期性以及數(shù)字FIFO延遲的要求。

設(shè)計(jì)師必須決定設(shè)備時(shí)鐘和SYSREF信號(hào)如何生成、以及如何在系統(tǒng)中分配。理想狀態(tài)下，設(shè)備時(shí)鐘和SYSREF應(yīng)處于相同的擺幅水平和偏置以防止元件輸入引腳端的固有偏斜。SYSREF事件的更新速率需被當(dāng)做啟動(dòng)時(shí)的單次事件，或任意時(shí)刻需要同步時(shí)即可發(fā)生的重復(fù)信號(hào)。需要將最大時(shí)鐘和SYSREF信號(hào)偏斜納入考慮范圍，并仔細(xì)布局PCB，以滿足整個(gè)電路板、連接器、背板和多種元件對(duì)于建立和保持時(shí)間的要求。最后，通過多個(gè)時(shí)鐘域的數(shù)字FIFO設(shè)計(jì)和信號(hào)會(huì)在JESD204B發(fā)射器和接收器內(nèi)造成固有數(shù)字緩沖器偏斜，應(yīng)計(jì)算在內(nèi)并在后臺(tái)數(shù)據(jù)處理中移除。

系統(tǒng)時(shí)鐘可來自于多種源，如晶振、VCO和時(shí)鐘發(fā)生或時(shí)鐘分配芯片。雖然特定的系統(tǒng)性能將決定對(duì)時(shí)鐘的需求，但使用多個(gè)同步ADC時(shí)必須能夠產(chǎn)生與輸入時(shí)鐘同步的SYSREF信號(hào)源。這使得時(shí)鐘源的選擇成為重要的考慮因素，因?yàn)橐軌蛲ㄟ^已知時(shí)鐘邊沿在特定的時(shí)間點(diǎn)上鎖存這一系統(tǒng)參考事件。若SYSREF信號(hào)和時(shí)鐘未鎖相，則無法達(dá)到這樣的效果。

可使用FPGA為系統(tǒng)提供SYSREF事件。然而，除非它也使用并同步至發(fā)送到ADC的主采樣時(shí)鐘，否則SYSREF信號(hào)從FPGA相位對(duì)齊至該時(shí)鐘將會(huì)很困難。另一種方法是由時(shí)鐘發(fā)生或時(shí)鐘分配芯片提供SYSREF信號(hào)，可使該信號(hào)與發(fā)送至整個(gè)系統(tǒng)的多個(gè)時(shí)鐘相位同步。采用此種方法，SYSREF時(shí)間根據(jù)系統(tǒng)需要，既可以是啟動(dòng)時(shí)的一次性事件，也可以是重復(fù)信號(hào)。

只要確定延遲在整個(gè)系統(tǒng)的ADC和FPGA內(nèi)保持恒定，則可能并不需要額外的SYSREF脈沖，除非為了幫助產(chǎn)生特定的系統(tǒng)數(shù)據(jù)。因此，用于時(shí)鐘對(duì)齊的周期性SYSREF脈沖可忽略或過濾掉，直到同步丟失。記錄SYSREF發(fā)生的標(biāo)識(shí)樣本可被保持下來，無需重設(shè)JESD204B鏈路。

為了初始化ADC通道已知的確定起始點(diǎn)，系統(tǒng)工程師必須要能對(duì)分配在系統(tǒng)中的SYSREF事件信號(hào)終止計(jì)時(shí)。這意味著必須滿足和時(shí)鐘相關(guān)的預(yù)計(jì)建立和保持時(shí)間，而不產(chǎn)生沖突。只要能夠滿足到達(dá)第一個(gè)所需時(shí)鐘的建立時(shí)間要求，使用跨越多個(gè)時(shí)鐘周期、相對(duì)較長(zhǎng)的SYSREF脈沖可用于滿足保持時(shí)間的需要。在保持系統(tǒng)中時(shí)鐘和SYSREF匹配布線長(zhǎng)度時(shí)必須格外注意PCB的布局，以便使偏斜盡可能小。這可能是獲得通道間同步采樣處理結(jié)果的最困難的部分。隨著ADC編碼時(shí)鐘速率的增加以及多電路板系統(tǒng)越發(fā)復(fù)雜，這一過程還將變得更困難。

系統(tǒng)工程師必須讓每個(gè)器件都確定知道電路板元件以及連接器上的SYSREF至?xí)r鐘的電路板偏斜。任何其余的器件間數(shù)字和時(shí)鐘偏斜延遲都必須在FPGA或ASIC內(nèi)有效歸零。后臺(tái)處理可能改變ADC的采樣順序并進(jìn)行任何必要的重對(duì)齊，以便為數(shù)據(jù)的進(jìn)一步同步處理作準(zhǔn)備。在后臺(tái)FPGA或ASIC中，可通過延遲最快的數(shù)據(jù)采樣和發(fā)射器延遲，使其與最慢的數(shù)據(jù)采樣對(duì)齊，以完成器件間采樣偏斜的校正。對(duì)于復(fù)雜的系統(tǒng)，可能需要用到多個(gè)FPGA或ASIC，每個(gè)器件都需要了解它們的器件間總采樣延遲，以便用于最終的對(duì)齊。通過在JESD204B接收器中采用合適的彈性緩沖器延遲以便應(yīng)對(duì)每個(gè)特定的發(fā)射器延遲，則器件間的采樣偏斜便可在整個(gè)系統(tǒng)中與已知確定值對(duì)齊。

AD9250、AD9525和FPGA示意圖

AD9250是ADI的一款250MSPS、14位、雙通道ADC，可在子類1的實(shí)施中支持JESD204B接口。該子類支持采用SYSREF事件信號(hào)的ADC模擬采樣同步。AD9525是一款低抖動(dòng)時(shí)鐘發(fā)生器，不僅提供高達(dá)3.1GHz的7個(gè)時(shí)鐘輸出，還可根據(jù)用戶配置同步SYSREF輸出信號(hào)。這兩款產(chǎn)品與ADI的可選扇出緩沖器產(chǎn)品組合使用，可提供框架，精確同步與對(duì)齊多個(gè)發(fā)送至FPGA或ASIC處理的ADC數(shù)據(jù)。