一文看懂3D晶體管

隨著半導(dǎo)體制程工藝的發(fā)展，硅晶體管的局限逐漸被顯現(xiàn)出來(lái)，為了摩爾定律繼續(xù)生效，業(yè)界推出了3D晶體管的的定義，而談到3D晶體管，就不能不談Intel的Tri-Gate晶體管和臺(tái)積電的FinFET制程。我們來(lái)深入了解一下吧。

讓硅半導(dǎo)體導(dǎo)電

硅半導(dǎo)體的特性就是它不導(dǎo)電，讀者們一定要問(wèn)如果它不導(dǎo)電那我們的芯片難不成是米糕做的?答對(duì)了，就是米糕!

水電工前輩們知道硅結(jié)晶呈現(xiàn)了很穩(wěn)定的四價(jià)鍵結(jié)構(gòu)，所以晶體之中沒(méi)有什么自由電子活動(dòng)空間，如果沒(méi)有外力填充電子進(jìn)去或者填充電洞進(jìn)去是沒(méi)什么機(jī)會(huì)導(dǎo)電的。所以就在硅結(jié)晶中加入了少量的五價(jià)或三價(jià)原子雜質(zhì)進(jìn)去，大概都不超過(guò)萬(wàn)分之一，讓硅結(jié)晶像米糕一樣亂一些，這樣一來(lái)就可以導(dǎo)電了!

其中加入三價(jià)雜質(zhì)的硅結(jié)晶會(huì)產(chǎn)生出一些可以容納正電荷的空間，我們稱(chēng)之為電洞，加入五價(jià)的則會(huì)產(chǎn)生多余的電子出來(lái)可以自由漂移。仔細(xì)觀察可以發(fā)現(xiàn)，電子飄移的速度會(huì)比電洞快很多，這是因?yàn)殡姸床⒉皇钦娴恼姾稍谝苿?dòng)，而是靠負(fù)電荷在推擠移動(dòng)時(shí)產(chǎn)生的相對(duì)移動(dòng)現(xiàn)象。

P、N組成二極體

好不容易讓硅導(dǎo)電之后，水電工們把填入三價(jià)雜質(zhì)的P型半導(dǎo)體和加入五價(jià)雜質(zhì)的N型半導(dǎo)體連起來(lái)發(fā)現(xiàn)，它又不導(dǎo)電了!超營(yíng)養(yǎng)大雞排??呃，不對(duì)，當(dāng)電流換一個(gè)方向由P流至N時(shí)它其實(shí)是會(huì)導(dǎo)電的，這就是大家熟知的二極體。

二極體能單向?qū)щ?，主要還是因?yàn)殡娏鲝腜型半導(dǎo)體流往N型半導(dǎo)體時(shí)，可以輕易地跨過(guò)介面電場(chǎng)(因?yàn)殡妶?chǎng)方向和電流方向相同)，而反向時(shí)則會(huì)和這個(gè)由材料差異引起的介面能階差互相對(duì)沖以致無(wú)法流過(guò)去。不過(guò)當(dāng)電壓大于能階差的時(shí)候還是會(huì)打穿的，基納二極體就是利用這個(gè)效應(yīng)工作的整壓二極體。

 

 

▲P型半導(dǎo)體的結(jié)構(gòu)示意

 

 

▲N型半導(dǎo)體的結(jié)構(gòu)示意

三極晶體管的由來(lái)

三極晶體管的設(shè)計(jì)目的，就是希望利用二極體的特性，建構(gòu)一個(gè)可以由人為方式控制導(dǎo)通/不導(dǎo)通的控制器。所以任何一種三極晶體管都是由一個(gè)控制極，一個(gè)輸入極，一個(gè)輸出極組成。當(dāng)我們希望它導(dǎo)通時(shí)就在控制極輸入某個(gè)電壓，形成通道，然后電流就能由輸入極流到輸出極去，這個(gè)輸出極可能又會(huì)連到另一個(gè)晶體管，變成控制訊號(hào)，這樣一連串的連結(jié)就構(gòu)成了可以用布林代數(shù)(一種二元運(yùn)算的偏序集合)控制結(jié)果的數(shù)字控制器。

 

 

▲順向偏壓

 

 

▲逆向偏壓

當(dāng)然各位熟知常用在音響線(xiàn)路上的放大器也是一種三極體的應(yīng)用，當(dāng)通道在半形成狀態(tài)時(shí)晶體管就會(huì)開(kāi)始輸出了，而此時(shí)控制極的電壓稍稍拉高，輸出就會(huì)約略線(xiàn)性加大，反之亦然。所以我們可以只檢測(cè)到很小的訊號(hào)送到控制極，卻在輸出端復(fù)制出一個(gè)長(zhǎng)相很類(lèi)似輸入訊號(hào)、但是力量卻大了百倍不只的訊號(hào)，這就是放大器。

 

 

▲三極晶體管的基本構(gòu)想

 

 

▲理想的三極控制器輸入與輸出關(guān)系

介面電場(chǎng)

當(dāng)2種物質(zhì)被人類(lèi)結(jié)合在一起時(shí)，由于兩者之間原子和電子分布情況不同，會(huì)在介接面產(chǎn)生一個(gè)電場(chǎng)，這個(gè)電場(chǎng)就叫介面電場(chǎng)，而電場(chǎng)的大小就叫介面能階差。不只半導(dǎo)體有這個(gè)介面電場(chǎng)，就連良導(dǎo)體也會(huì)有這種現(xiàn)象，只是良導(dǎo)體的介面電場(chǎng)很小，不過(guò)對(duì)于高頻訊號(hào)而言仍然會(huì)造成障礙，好比超過(guò)10GHz電波用的天線(xiàn)材料或?qū)Ь€(xiàn)及接頭等都是要特別制作的。

重要課題：通道的形成

按照不同的晶體管結(jié)構(gòu)，就會(huì)有不同的通道形成方式，我們來(lái)看看早期最有力、速度最快的BJT晶體管和現(xiàn)在最常用的MOSFET晶體管有什么不同。

BJT晶體管通道

BJT的構(gòu)成很簡(jiǎn)單，就是把2個(gè)P型半導(dǎo)體夾住1個(gè)N型半導(dǎo)體變成三明治。當(dāng)然，也有用2個(gè)N型半導(dǎo)體夾住1個(gè)P型的。現(xiàn)在就看看NPN型的BJT如何運(yùn)作。

一般而言我們把BJT的輸入極稱(chēng)為集極，控制極稱(chēng)為基極，而輸出極就稱(chēng)之為射極。由于射極要提供大量電子擴(kuò)散所以雜質(zhì)濃度會(huì)比較高，而基極則因?yàn)橄Ｍ娏骺焖偻ㄟ^(guò)所以做得很薄。

當(dāng)我們由控制極輸入足夠的電子時(shí)，原本的P型半導(dǎo)體就因?yàn)槌錆M(mǎn)了大量電子而慢慢把我們?cè)救斯ぶ萌氲碾姸粗泻偷袅?，?dāng)然就慢慢「轉(zhuǎn)性」變成N型半導(dǎo)體的性質(zhì)。此時(shí)對(duì)于從集極加入的電壓/電流來(lái)看，就會(huì)發(fā)現(xiàn)當(dāng)P型半導(dǎo)體轉(zhuǎn)性后，NP介面的能階差就慢慢消失因而形成通道，而電流就會(huì)由集極一路沖向射極而發(fā)射出來(lái)，這就是通道形成的過(guò)程。

由于需要真槍實(shí)彈把電子灌進(jìn)去，所以BJT的通道形成比較費(fèi)力，但是通道導(dǎo)通的面積大所以可以流過(guò)的電流也很大，很適合高出力的工作。但是我們灌入P型半導(dǎo)體的電子可不會(huì)乖乖停在那里不動(dòng)，它們會(huì)隨著由射極出發(fā)的電子流一路沖往集極去!就像馬桶把衛(wèi)生紙沖掉那樣(高中物理告訴我們，電流方向就是電子流方向的反方向)。

 

 

▲NPN型BJT導(dǎo)通情況

所以控制訊號(hào)電流不夠強(qiáng)，是推不動(dòng)BJT晶體管的。這現(xiàn)今芯片當(dāng)中是一項(xiàng)很討人厭的特性，因?yàn)樗硎揪退阄覀儧](méi)什么動(dòng)作，為了維持晶體管某一種狀態(tài)，我們還是必需花掉大量電流!這樣不但吃電很兇，還會(huì)讓芯片熱到可以拿來(lái)煎蛋。不過(guò)BJT的好處是整顆P型半導(dǎo)體都會(huì)變成通道，所以通道很寬大，推動(dòng)力也就很大。

JFET

JFET 是一種類(lèi)似三明治的場(chǎng)效應(yīng)晶體管，它在接面處沒(méi)有使用氧化物隔開(kāi)閘極，音響迷一定不陌生， JFET的推動(dòng)力大，線(xiàn)性高對(duì)高頻反應(yīng)又不良，是非常良好的音響用放大器材料。讀者若想看到實(shí)體物品，走一趟發(fā)燒音響材料行一定可以看到一大堆。

MOSFET晶體管通道

而MOS就非常小家子氣了，在早期或者是大功率的JFET，是由2個(gè)N型半導(dǎo)體夾住P型半導(dǎo)體，(或者2個(gè)P型夾住N型)，但是電流通過(guò)的方向和通道形成方向則和BJT呈九十度。而在半導(dǎo)體中的MOS就如下圖所示，在FET元件當(dāng)中，由閘極來(lái)的電壓對(duì)晶體中間部位造成靜電力，靜電力則吸引了正或負(fù)電荷靠近閘極，造成晶體中央部位靠近閘極的那薄薄一層半導(dǎo)體產(chǎn)生「轉(zhuǎn)性」，因此形成了通道。

所以這個(gè)通道絕對(duì)不像BJT那樣是大水管1條，而是1片薄薄的導(dǎo)電層而已，因此以前的水電工們對(duì)MOSFET重要課題是很頭痛的，若是你在30年前提到MOS這種推動(dòng)力不足的東西可以跑到1GHz，科學(xué)家和水電工們肯定要笑你癡人說(shuō)夢(mèng)的。

不過(guò)FET也有一個(gè)絕大的好處，就是我們?cè)陂l極加上控制電壓時(shí)，理論上不需要流出任何電荷到晶體心，所以控制電流理論上接近于零(實(shí)際上當(dāng)然不可能，會(huì)有一堆漏電流產(chǎn)生)，所以在芯片晶體數(shù)暴增的今天，是個(gè)很好用的技術(shù)。

 

 

▲MOS半導(dǎo)體導(dǎo)通示意圖

夾止

請(qǐng)參考MOS通道形成圖，通道由于來(lái)自源極和汲極的電壓差吸引，并不會(huì)變成平行于閘極的完整平面，而是一端寬一端窄的情況，當(dāng)變窄的那部分小到會(huì)阻礙電流的地步時(shí)就稱(chēng)為夾止。

MOSMOS

只是MOSFET 的簡(jiǎn)稱(chēng)，沒(méi)什么意義，大家常常都喜歡叫小名，因?yàn)楸容^好叫，通常我們討論晶體管提到MOS是沒(méi)什么問(wèn)題的。但是如果要講到午餐吃什么也用MOS 的話(huà)，應(yīng)該是指賣(mài)漢堡的。

薄薄的一層，問(wèn)題卻很大

回到近5年來(lái)的現(xiàn)況，這薄薄一層的MOS導(dǎo)電通道推動(dòng)力不大，為了仍要達(dá)到高頻、省電、低熱量、減少面積等等目的，半導(dǎo)體廠內(nèi)的水電工們可是傷透了腦筋。還好在近來(lái)電子顯微鏡以及各類(lèi)測(cè)量技術(shù)越來(lái)越進(jìn)步，我們也漸漸了解到MOS通道形成有什么限制，又有什么副作用等等問(wèn)題。尤其在現(xiàn)今半導(dǎo)體制程已經(jīng)縮小到了30nm以下的境界，有許多問(wèn)題是不斷發(fā)生的，也因此開(kāi)發(fā)新材料或新型結(jié)構(gòu)的晶體管就成了各家廠商努力的目標(biāo)。

難題1 漏電流

理想的MOS晶體管除了少許拉動(dòng)閘極電容的電流以及送往下一級(jí)的推動(dòng)電流外，是不該有任何額外電流的，凡是超出這個(gè)范疇的電流都算漏電流。漏電流對(duì)于強(qiáng)調(diào)高速省電的現(xiàn)代產(chǎn)品是個(gè)大傷害。而且就微觀的情況來(lái)看，其實(shí)晶體管內(nèi)部有許多效應(yīng)會(huì)導(dǎo)致漏電流，漏電流的流向也不固定，有從閘極漏走的，有從源極漏走的，而有些漏電流只有在導(dǎo)通時(shí)產(chǎn)生，有些則無(wú)論何時(shí)都在漏。尤其當(dāng)晶體管愈做愈小，這些現(xiàn)象就會(huì)愈明顯，用30nm以下的晶體管想要完全控制好電流方向而不漏出，簡(jiǎn)直就像用竹籃子裝沙而不外漏一般地困難!

難題2 推動(dòng)力不足

短通道效應(yīng)和漏電流在某些層面是相關(guān)的，其中短通道效應(yīng)主要是因?yàn)樾纬赏ǖ赖臈l件太超過(guò)，造成夾止后可導(dǎo)電的面積變小，反而造成一種導(dǎo)通不良。原本我們希望加在閘極的電壓愈大，能導(dǎo)通的輸出電流就快速增大，沒(méi)想到反而卡住沒(méi)什么變動(dòng)，這對(duì)晶體性能是很糟糕的事。如果不處理的話(huà)對(duì)于時(shí)脈上限是會(huì)有很大的影響。(好吧，至少對(duì)于喜歡加壓超頻的宅男有影響)

當(dāng)閘極長(zhǎng)度僅有30nm以下，短通道效應(yīng)相當(dāng)容易發(fā)生，和以往40奈米以上的情況有很大的不同，所以也成了一大難題。

難題3 面積問(wèn)題

我們平常說(shuō)的30nm制程，一般是指閘極的長(zhǎng)度等于30nm，而當(dāng)推動(dòng)力不足時(shí)就要增加晶體管的寬度，那如果把閘極的長(zhǎng)度由60nm減少成30nm，但是寬度卻非得由100nm大增至300nm時(shí)，所占的面積不就更大了嗎?那真的一切都白搞了，所以面積和推動(dòng)力問(wèn)題都是要處理的。

難題4 省電性和性能問(wèn)題

由于寄生電容的影響，晶體管就算沒(méi)有漏電流也會(huì)在運(yùn)作過(guò)程中吃掉能量，好比閘極的電壓在拉升或拉降時(shí)就會(huì)吃掉電流，吃愈多愈不好推，也造成開(kāi)關(guān)速度變慢。

 

 

▲短通道效應(yīng)：通道提早縮水了

閘極、源極

三極管的原理就是閘極的電壓只要稍稍變大，輸出端(源極)就會(huì)有很大的增加，而閘極只要沒(méi)有輸入，輸出端也應(yīng)該馬上停止輸出。

平面型MOS晶體管的通道問(wèn)題

 

 

▲改良型MOS半導(dǎo)體結(jié)構(gòu)

上圖是最近比較常用的MOS元件結(jié)構(gòu)，我們可以發(fā)現(xiàn)和之前列出來(lái)的簡(jiǎn)圖有不少差異，事實(shí)上增加的部份都是為了避免通道產(chǎn)生速度過(guò)慢、短通道效應(yīng)、性能不良等等問(wèn)題而來(lái)。但是這些解法也會(huì)帶來(lái)副作用，互相牽制以致沒(méi)有一個(gè)完美的解決方案。(不然大家趕著變成3D干嘛?)

影響推動(dòng)力的最主要因素還是來(lái)自于短通道效應(yīng)，特別是本身就已經(jīng)夠短的30nm閘極通道更容易發(fā)生。為了解決短通道效應(yīng)，有人會(huì)預(yù)先在通道形成的部位加入雜質(zhì)，使得原本的NP接面導(dǎo)通電壓下降。其原理就是讓P型半導(dǎo)體不要這么偏向P型，有點(diǎn)接近N型，但是這樣一來(lái)也造成了通道切斷時(shí)很可能會(huì)有漏電流，因?yàn)榻槊娴哪苷献冃?，而且加入雜質(zhì)會(huì)創(chuàng)造許多自由電子和電洞成對(duì)出現(xiàn)的機(jī)會(huì)。[!--empirenews.page--]

 

 

▲短通道效應(yīng)：通道提早縮水了

關(guān)不掉的晶體管

在沒(méi)有外部電場(chǎng)的情況下，這成對(duì)的電子和電洞因靜電力平衡會(huì)再度中和掉對(duì)方而消失;但是當(dāng)有外部電場(chǎng)(源極有電壓的時(shí)候)時(shí)，這些隨機(jī)產(chǎn)生的電子就會(huì)變成額外的導(dǎo)電品，使得晶體管永遠(yuǎn)關(guān)不起來(lái)。原本我們希望閘極在拉高電位一到飽和態(tài)后，晶體管就可以把源極的輸出降到零，現(xiàn)在辦不到了?這就叫做關(guān)閉態(tài)的漏電流。就算我們不加入雜質(zhì)讓能障變小，當(dāng)閘極電壓小于汲極電壓太多時(shí)，這個(gè)能障一樣會(huì)變小，在30nm以下的晶體管中產(chǎn)生漏電流的比例就會(huì)遠(yuǎn)高于過(guò)去90nm或120nm的晶體管了。

 

 

▲關(guān)不起來(lái)的電壓

閘極太短的漏電流

 

 

▲閘極過(guò)短導(dǎo)致的漏電

在上圖中，我們又看到了另一種漏電流的產(chǎn)生原因，當(dāng)我們的電場(chǎng)施加于3個(gè)極時(shí)，我們可以看到因靜電力之故，某些區(qū)域的電子、電洞都飄往源極以及汲極，并且閘極為了形成通道也會(huì)吸取中間部位大多的電子、電洞聚集到通道，這些被吸走電洞、電子的區(qū)域形成了空乏區(qū)，這空乏區(qū)沒(méi)什么能障，原本也沒(méi)什么作用，但是若是閘極通道很短就好玩了。

我們看到圖中的汲極到源極之間除了通道外全部被空乏區(qū)連起來(lái)了，任何不小心落入這空乏區(qū)的電荷都會(huì)被來(lái)自汲極的電場(chǎng)用力一推，就往源極跑出去了!(額外不受控制的電流輸出，又是一個(gè)漏電的來(lái)源)

推動(dòng)力不足也可能是因?yàn)樾纬赏ǖ赖碾姾闪烤褪遣粔?，造成通道太薄太小，如果我們使用增加晶體管寬度的方法解決這種問(wèn)題，就會(huì)造成制造成本升高，但是如果增加通道形成區(qū)附近的雜質(zhì)，又會(huì)漏電。所以最好的方法恐怕只有換一個(gè)晶體管結(jié)構(gòu)了!

寄生電容

由于材料介接的影響，對(duì)于高頻訊號(hào)來(lái)說(shuō)，原本良好的導(dǎo)體其實(shí)訊號(hào)跑起來(lái)并沒(méi)這么良好。會(huì)跑出訊號(hào)經(jīng)過(guò)電容器一般的濾波效應(yīng)，讓訊號(hào)變差，但是我們明明沒(méi)有在導(dǎo)體上面放電容器，這個(gè)電容效應(yīng)是導(dǎo)體自發(fā)的物理現(xiàn)象，所以我們叫它寄生電容。

本征電子

就如同高中提到的酸堿平衡一樣，水的成分是氧化氫，但是就算是純水，其中也會(huì)固定解離出等量的氫離子和氫氧根離子。我們?cè)诓牧现蟹胚M(jìn)雜質(zhì)以利產(chǎn)生電洞時(shí)，也會(huì)因熱效應(yīng)而產(chǎn)生一些等量的電子和電洞，但是他們出現(xiàn)一下子就又會(huì)結(jié)合在一起了，就好像情人暫時(shí)分手但是馬上又復(fù)合一樣。而當(dāng)某一對(duì)分手的電子電洞復(fù)合的時(shí)候，又會(huì)有另一對(duì)分手，所以材料中永遠(yuǎn)會(huì)有一些自由電子，這叫本征電子(洞)。

丟掉平面，來(lái)個(gè)3D 吧

老實(shí)說(shuō)3D制程在Intel發(fā)表Tr i-Gate

前，臺(tái)積電早就公開(kāi)了FinFET。而且這二者長(zhǎng)得還很像!1999年前臺(tái)積電技術(shù)長(zhǎng)胡正明先生在一篇論文中就提到：為了解決短閘極元件大量漏電問(wèn)題，他創(chuàng)造了一種全新的超薄立體結(jié)構(gòu)?，F(xiàn)在我們就先來(lái)看看新店臺(tái)雞店新竹臺(tái)積電公司的FinFET結(jié)構(gòu)吧。

有別于以往埋在井里的汲極與源極，這會(huì)兒大家可都浮在水面上了，這樣子的做法從一開(kāi)始就很適合做成SOI(因?yàn)?個(gè)極都可以放在一層不導(dǎo)電的氧化物上)，先天上漏電流就少了。對(duì)現(xiàn)有晶圓廠最大的好處是，材料和制程機(jī)乎都不用換就可以做到。

而通道呢?就是連接在汲極和源極中間那一根細(xì)細(xì)的東西，就像連結(jié)2棟建物的走廊一樣，據(jù)說(shuō)它長(zhǎng)得像魚(yú)鰭所以叫FinFET(鰭式場(chǎng)效晶體管)，還好當(dāng)年不是臺(tái)灣水電工取名，不然一定叫走廊晶體管或者是啞鈴晶體管，當(dāng)然串燒晶體管也很符合??。

大家一定覺(jué)得奇怪，為什么這會(huì)通道變成了長(zhǎng)相有如電線(xiàn)的東西呢?事實(shí)上它的功能和傳導(dǎo)方式真的和電線(xiàn)一樣呀!基本上它就是電子的走廊。傳統(tǒng)晶體管的通道反正就是薄薄一層，你把它攤平了也只有那一點(diǎn)點(diǎn)可以導(dǎo)電，把它折起來(lái)立起來(lái)也一樣可以導(dǎo)電。所以我們觀察Fin的剖面圖就可以發(fā)現(xiàn)，通道形成原理是一樣的，只是形狀變了，和閘極的相對(duì)位置也不一樣了，這有什么好處呢?

 

 

▲臺(tái)積電FinFET結(jié)構(gòu)圖

據(jù)說(shuō)FinFET會(huì)減少許多剛才提到的通道形成問(wèn)題，所以漏電流或關(guān)不起來(lái)的情況就會(huì)大幅改善。很巧的是在最近一次會(huì)議中水電工巧遇胡博士，聽(tīng)他解釋當(dāng)年為何發(fā)明這種結(jié)構(gòu)的幾個(gè)原因：

第一就是平面型晶體管如同水電工之前所說(shuō)的，可以漏電的地方太多了，因?yàn)殚l極只能控制靠近它的電子流，離它很遠(yuǎn)的就鞭長(zhǎng)莫及了，而且這些現(xiàn)象在30nm以下都非常明顯，根本不能用。

第二就是導(dǎo)通電壓Vt的問(wèn)題，Vt太大的元件在現(xiàn)有超低電壓芯片上是不受歡迎的，要降低Vt的方法就像前面所說(shuō)的，要在通道形成部位(閘極下方)打入雜質(zhì)，同時(shí)解決短通道效應(yīng)，一舉兩得。不過(guò)在閘極短到30nm以下時(shí)，這種做法會(huì)讓Vt變得飄忽不定，氣死芯片設(shè)計(jì)者，只好換個(gè)方式做看看。

增加晶體管面積

原本想要增加推動(dòng)力就必需要增加晶體管面積，現(xiàn)在我們多了個(gè)方向可以長(zhǎng)??就是往上走!除了可以增加這個(gè)走廊的數(shù)目之外，單一一個(gè)走廊的導(dǎo)電容量可以藉由拉高走廊的高度而大幅增加。參考附圖所示，實(shí)際有效通道截面積=

( 2*走廊高度+走廊寬度)*通道厚度。

當(dāng)然實(shí)際上高度還是有點(diǎn)限制的，這要考量到寄生閘極電容量的問(wèn)題。不過(guò)在邏輯運(yùn)算線(xiàn)路中，如果沒(méi)有很麻煩的下一級(jí)要推動(dòng)，這種晶體管可以在使用比過(guò)去還少20?30%的面積下就達(dá)成同樣的推動(dòng)力。所以長(zhǎng)太高而出事的情況理論上是不會(huì)遇到的。

SOI

Sillicon-on-Isolation 是一種新技術(shù)，把硅半導(dǎo)體元件放置在一層絕緣體上以防止元件之間產(chǎn)生漏電流互相干擾。

臺(tái)積電的FinFET在這條走廊上還使用了應(yīng)變硅晶(strained

silicon)的技術(shù)，在外表薄薄一層的硅結(jié)晶中加入了3-5族原素的雜質(zhì)一同結(jié)晶，由于3-5族晶格較大，所以會(huì)對(duì)靠近表層(很不巧也就是形成通道的部份)的硅造成拉扯開(kāi)來(lái)的應(yīng)力。晶格被拉松了后就好像籠子的柵欄放寬了一樣，電荷流動(dòng)速度就會(huì)高很多，通道形成速度就可以有效拉高。

當(dāng)初在測(cè)量新結(jié)構(gòu)晶體管的導(dǎo)通情況時(shí)，胡博士就已經(jīng)發(fā)現(xiàn)這條走廊的寬度如果太寬除了寄生電容問(wèn)題外，還會(huì)有在走廊中心部位產(chǎn)生太多區(qū)域是閘極電壓管不到的部位，會(huì)造成額外的漏電流，所以經(jīng)實(shí)驗(yàn)發(fā)現(xiàn)在30nm以下的閘極長(zhǎng)度下，走廊寬度最好都不要超過(guò)閘極的長(zhǎng)度。

 

 

▲FinFET通道裁面圖

Intel的Tri-Gate

講到這個(gè)輸人不輸陣的世界第一半導(dǎo)體大廠Intel，它可是很忌諱提到FinFET或DualGate

FET的，除了專(zhuān)利權(quán)問(wèn)題之外，對(duì)這一家偉大的公司來(lái)講，它怎么可能和你用一樣多的閘極數(shù)呢?當(dāng)你能做2個(gè)，我們當(dāng)然要能做3個(gè)啊!所以Tri-Gate這個(gè)名詞就跑出來(lái)啦??。不過(guò)水電工跟大家偷偷講，Tri-Gate和FinFET根本就長(zhǎng)得像雙胞胎，有夠像啊。

High K Metal-gate又建功

理論上閘極的電容值愈大那么下方的通道形成情況就愈好，事實(shí)上晶體管過(guò)小時(shí)通道電荷也很有限，而平板電容的公式為C=K*A/D，其中A為電容面積，而D則是2個(gè)平板間的距離。所以閘極的絕緣層愈薄愈好，但是過(guò)薄的絕緣層會(huì)導(dǎo)致穿隧效應(yīng)而造成漏電。

拜高精密的制造機(jī)械所賜，目前的閘極都已經(jīng)薄到不能再薄了，所以目前各公司的走向都會(huì)偏向以高K值材料為主，在做到35~40埃的厚度時(shí)(埃是一種長(zhǎng)度單位，10埃等于1奈米)，也有比傳統(tǒng)氧化硅10埃時(shí)都更好的容值，而在這個(gè)厚度下，閘極漏電流可以有百倍的改善。但是閘極電容一旦變大拉升電壓就會(huì)又慢又費(fèi)電，所以現(xiàn)在使用high

K材料大多是為了避免閘極電容增加導(dǎo)致絕緣體變厚，以減少漏電?；蛘呤窃谀承┣闆r下減少閘極寄生電容量。

拓寬的Tri-Gate走廊

High K材料是Intel的利器，水電工看到Intel公司發(fā)布的Tri-Gate閘極切面時(shí)也忍不住贊嘆了一番，沒(méi)想到Intel可以把這個(gè)走廊的寬和高做得一模一樣!所以有效通道截面積約等于3 × 走廊高度× 通道厚度。這就是為什么Intel硬是要叫Tri-Gate Transistor的原因!

 

 

▲Intel Tri-Gate晶體管通道截面圖

平板電容

根據(jù)高三物理，最早期的電容器就是兩個(gè)平行導(dǎo)電板，它可以用來(lái)制造電容效應(yīng)，而且也很方便計(jì)算電容量，長(zhǎng)相也很像MOS的閘極。所以我們?cè)诜治鲩l極寄生電容時(shí)都會(huì)用平板電容做基本模型。

原來(lái)Intel利用了神兵利器，雖然走廊寬度變大會(huì)增加寄生電容，但是Intel顯然又利用了High K材料讓它降回可接受的值。所以在同樣面積下，Tri-Gate的推動(dòng)力會(huì)比FinFET更大?這個(gè)水電工保留，為什么呢?我們看下圖就知道了，其實(shí)由于這條走廊占的空間不大，所以就算是做成同樣高度的情況下，要達(dá)成同樣推動(dòng)力，Tri-Gate只要用2條走廊并聯(lián)就可以抵過(guò)FinFET的3條走廊，但是這2個(gè)晶體管面積其實(shí)相差很少，當(dāng)然是有小一些啦，不過(guò)真的不會(huì)到令人跪拜的地步。

更何況現(xiàn)在演變成真正的蓋大樓大戰(zhàn)了，真的推動(dòng)力不足時(shí)我大不了蓋高一點(diǎn)就好了，何必拿面積和你拼呢?而且其實(shí)FinFET的通道部位原本也就可以做到和閘極長(zhǎng)度一樣寬了，所以別人也不是做不到。某篇產(chǎn)業(yè)分析師的文章說(shuō)Intel的Tri-Gate至少領(lǐng)先業(yè)界5年，其實(shí)??水電工覺(jué)得應(yīng)該說(shuō)5個(gè)月比較實(shí)在。

Threshold Voltage

中文是最低導(dǎo)通電壓，由于CMOS 電路特性之故，要達(dá)到省電的目的，芯片運(yùn)作電壓愈低愈好。但是硅半導(dǎo)體有個(gè)麻煩，就是最低導(dǎo)通電壓等于0.7V

(硅的界面能障)，也就是說(shuō)閘極或汲極加上的電壓小于0.7 伏特時(shí)，晶體管是不動(dòng)作的。以Intel 的ULV 來(lái)說(shuō)，運(yùn)作電壓才不過(guò)1.1 伏以?xún)?nèi)，也就是如果Vt

保持0.7 伏會(huì)帶來(lái)很麻煩的問(wèn)題：零和壹的電壓準(zhǔn)位離得太近，會(huì)非常容易出錯(cuò)。所以要讓V t

下降才能做出超低電壓芯片，相關(guān)的資料可以再寫(xiě)一大篇，在此先簡(jiǎn)述之。

史上最小3D晶體管

 

 

尺度

這里的尺度我們套用半導(dǎo)體業(yè)界慣例，指的是閘極的長(zhǎng)度，也就是汲極和源極中間的距離。也就是通道的長(zhǎng)度。

不過(guò)針對(duì)超省電元件來(lái)說(shuō)，Intel應(yīng)該還做了不少手腳在它的金屬閘極和走廊上，水電工認(rèn)為應(yīng)該有很特殊的材料而且是秘密的制作方式，記得前面提到的導(dǎo)通電壓Vt不能太高的問(wèn)題嗎?如果我們的走廊材料沒(méi)有加入雜質(zhì)，那么就得靠閘極金屬材料或者利用硅鍺合金等來(lái)降低Vt了。水電工目前還沒(méi)拿到很完整的資料，以后若是有什么新發(fā)現(xiàn)再和各位讀者交待。

透過(guò)3D結(jié)構(gòu)晶體管，目前世界實(shí)做出最小的尺度竟然達(dá)到了3nm，這是由韓國(guó)某半導(dǎo)體廠做出來(lái)的。臺(tái)積電本身發(fā)表過(guò)的尺度則是5nm。所以半導(dǎo)體在深度奈米下無(wú)法持續(xù)進(jìn)步的超級(jí)障礙也就不再存在了。

水電工原本也很看衰摩爾定律了，沒(méi)想到摩爾大師一語(yǔ)成懺，到現(xiàn)在，他在Intel的同事還有各路高級(jí)水電工們竟然還可以生出這種3D絕招讓他的統(tǒng)計(jì)數(shù)字持續(xù)有效!水電工的世界真是有情有義啊?接下來(lái)會(huì)不會(huì)有3D芯片的出現(xiàn)呢?大家拭目以待吧!