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測(cè)試3G手機(jī)的DigRF技術(shù)
DigRF準(zhǔn)備替換RF與基帶半導(dǎo)體器件之間的兩種主要形式的數(shù)據(jù)通信路徑：模擬信令，以及針對(duì)具體設(shè)計(jì)的私有數(shù)字信令（并行或串行）。MIPI（移動(dòng)業(yè)處理器接口）聯(lián)盟正在致力于采用DigRF（數(shù)字射頻）標(biāo)準(zhǔn)，用一種基于
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測(cè)試3G手機(jī)的DigRF技術(shù)
DigRF準(zhǔn)備替換RF與基帶半導(dǎo)體器件之間的兩種主要形式的數(shù)據(jù)通信路徑：模擬信令，以及針對(duì)具體設(shè)計(jì)的私有數(shù)字信令（并行或串行）。MIPI（移動(dòng)業(yè)處理器接口）聯(lián)盟正在致力于采用DigRF（數(shù)字射頻）標(biāo)準(zhǔn)，用一種基于
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環(huán)形時(shí)序發(fā)生器
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成功解決FPGA設(shè)計(jì)時(shí)序問題的三大要點(diǎn)
FPGA的設(shè)計(jì)與高速接口技術(shù)可以幫助你滿足今天的市場(chǎng)要求，但也提出了一些有趣的設(shè)計(jì)挑戰(zhàn)。為了確保存儲(chǔ)器接口的數(shù)據(jù)傳輸準(zhǔn)確，在超過200兆赫茲以上，進(jìn)行時(shí)序分析將發(fā)揮更突出的作用，以識(shí)別和解決系統(tǒng)運(yùn)行的問題。在
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8位液晶譯碼驅(qū)動(dòng)MAX7232BF的原理及應(yīng)用
MAX7232BF為串行輸入4位數(shù)據(jù)、2位小數(shù)點(diǎn)和4位地址；輸出為10位數(shù)據(jù)加20個(gè)獨(dú)立小數(shù)點(diǎn)，數(shù)據(jù)輸出代碼為BCD碼，每一位的2個(gè)小數(shù)點(diǎn)都在COM3上。可以直接與微處理器連接。 1 管腳結(jié)構(gòu)及說明 MAX7232BF具有雙列直插
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行間轉(zhuǎn)移型面陣CCD圖像采集系統(tǒng)的研究
0 引言 電荷耦合器件(charge coupled devices CCD)作為一種高性能的光電圖像傳感器，具有光譜響應(yīng)寬、線性好、動(dòng)態(tài)范圍寬、噪聲低、靈敏度高、實(shí)時(shí)傳輸和電荷掃描等多方面優(yōu)點(diǎn)，目前已廣泛應(yīng)用于圖像傳感和非接
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65納米高性能網(wǎng)絡(luò)交換處理器（創(chuàng)意電子）
臺(tái)灣創(chuàng)意電子（GUC）成功完成一款65納米高性能網(wǎng)絡(luò)交換處理器的設(shè)計(jì)，具有5000萬門級(jí)和400兆赫茲的運(yùn)行速度。 創(chuàng)意電子使用Cadence® Encounter®數(shù)字實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)出了大型、復(fù)雜的芯片，整體芯片設(shè)計(jì)時(shí)間實(shí)現(xiàn)
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8位液晶譯碼驅(qū)動(dòng)MAX7232BF的原理及應(yīng)用
MAX7232BF為串行輸入4位數(shù)據(jù)、2位小數(shù)點(diǎn)和4位地址；輸出為10位數(shù)據(jù)加20個(gè)獨(dú)立小數(shù)點(diǎn)，數(shù)據(jù)輸出代碼為BCD碼，每一位的2個(gè)小數(shù)點(diǎn)都在COM3上?？梢灾苯优c微處理器連接。 1 管腳結(jié)構(gòu)及說明 MAX7232BF具有雙列直插
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行間轉(zhuǎn)移型面陣CCD圖像采集系統(tǒng)的研究
0 引言 電荷耦合器件(charge coupled devices CCD)作為一種高性能的光電圖像傳感器，具有光譜響應(yīng)寬、線性好、動(dòng)態(tài)范圍寬、噪聲低、靈敏度高、實(shí)時(shí)傳輸和電荷掃描等多方面優(yōu)點(diǎn)，目前已廣泛應(yīng)用于圖像傳感和非接
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測(cè)試檢驗(yàn)電路時(shí)序的FPGA邏輯驗(yàn)證分析儀
隨著FPGA技術(shù)的廣泛使用，越來越需要一臺(tái)能夠測(cè)試驗(yàn)證FPGA芯片中所下載電路邏輯時(shí)序是否正確的儀器。目前，雖然Agilent、Tektronix 等大公司生產(chǎn)的高端邏輯分析儀能夠?qū)崿F(xiàn)FPGA電路的測(cè)試驗(yàn)證功能，但此類儀器價(jià)格
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基于FPGA的線陣CCD驅(qū)動(dòng)時(shí)序及 模擬信號(hào)處理的設(shè)計(jì)
為保證線陣CCD在圖像測(cè)量中正常、穩(wěn)定工作，必須設(shè)計(jì)出適合其工作的時(shí)序驅(qū)動(dòng)電路。在分析TCDl501D線陣CCD驅(qū)動(dòng)時(shí)序關(guān)系的基礎(chǔ)上，通過分析CCD輸出的圖像信號(hào)，給出了內(nèi)、外相關(guān)雙采樣的時(shí)序控制。最后，利用quanus7．2軟件平臺(tái)結(jié)合VHDL語言進(jìn)行開發(fā)，對(duì)所需驅(qū)動(dòng)脈沖進(jìn)行仿真設(shè)計(jì)。仿真結(jié)果表明，該驅(qū)動(dòng)電路簡(jiǎn)單、功耗小、成本低、抗干擾能力強(qiáng)，適用于設(shè)備小型化的要求。
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基于FPGA的線陣CCD驅(qū)動(dòng)時(shí)序及 模擬信號(hào)處理的設(shè)計(jì)
為保證線陣CCD在圖像測(cè)量中正常、穩(wěn)定工作，必須設(shè)計(jì)出適合其工作的時(shí)序驅(qū)動(dòng)電路。在分析TCDl501D線陣CCD驅(qū)動(dòng)時(shí)序關(guān)系的基礎(chǔ)上，通過分析CCD輸出的圖像信號(hào)，給出了內(nèi)、外相關(guān)雙采樣的時(shí)序控制。最后，利用quanus7．2軟件平臺(tái)結(jié)合VHDL語言進(jìn)行開發(fā)，對(duì)所需驅(qū)動(dòng)脈沖進(jìn)行仿真設(shè)計(jì)。仿真結(jié)果表明，該驅(qū)動(dòng)電路簡(jiǎn)單、功耗小、成本低、抗干擾能力強(qiáng)，適用于設(shè)備小型化的要求。
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如何發(fā)現(xiàn)并解決FPGA設(shè)計(jì)中的時(shí)序問題
耗費(fèi)數(shù)月精力做出的設(shè)計(jì)卻無法滿足時(shí)序要求，這確實(shí)非常令人傷心。然而，試圖正確地對(duì)設(shè)計(jì)進(jìn)行約束以保證滿足時(shí)序要求的過程幾乎同樣令人費(fèi)神。找到并確定時(shí)序約束本身通常也是非常令人頭痛的問題。時(shí)序問題的惱人之
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