基于HDL的四位全加法器與5分頻電路設(shè)計(jì)
HDL代碼自動(dòng)生成模型設(shè)計(jì)
高層次綜合(HLS)中融入HDL代碼:加速硬件設(shè)計(jì)的創(chuàng)新實(shí)踐
快速掌握Verilog表達(dá)式與運(yùn)算符
快速掌握Verilog連續(xù)賦值:數(shù)據(jù)流建模的基石
Verilog模塊實(shí)例化技巧:提升硬件設(shè)計(jì)效率
FPGA的Veilog HDL語(yǔ)法、框架總結(jié)
第八屆“鼎陽(yáng)杯”全國(guó)高校電工電子基礎(chǔ)課程實(shí)驗(yàn)教學(xué)案例設(shè)計(jì)競(jìng)賽圓滿謝幕
智能家居多媒體聲光電同步演示系統(tǒng)方案
Verilog HDL設(shè)計(jì)中只能要用同步而不能用異步時(shí)序邏輯的原因
基于FPGA設(shè)計(jì)V-by-one協(xié)議編程
預(yù)算:¥20000FPGA或CPLD來(lái)開(kāi)發(fā)一個(gè)信號(hào)轉(zhuǎn)換模塊
預(yù)算:¥10000基于FPGA設(shè)計(jì)光端機(jī)板卡的軟硬件
預(yù)算:¥30000FPGA基于altera開(kāi)發(fā)三速以太網(wǎng)
預(yù)算:¥10000FPGA基于altera開(kāi)發(fā)三速以太網(wǎng)
預(yù)算:¥10000基于FPGA(altera)開(kāi)發(fā)三速以太網(wǎng)
預(yù)算:¥80000FPGA+ARM開(kāi)發(fā)(黑金AX7010開(kāi)發(fā)板)
預(yù)算:¥20000國(guó)產(chǎn)紫光同創(chuàng)FPGA開(kāi)發(fā)
預(yù)算:¥3000