HDL

關(guān)注人關(guān)注

我要報錯

基于Verilog HDL的CAN總線控制器設計

在此利用Verilog HDL設計了一款CAN總線控制器，首先根據(jù)協(xié)議把整個CAN總線控制器劃分為接口邏輯管理、寄存器邏輯和CAN核心模塊3個模塊，然后用Verilog HDL硬件描述語言設計了各個功能模塊，并使用Mod

單片機
2018-05-29

hdl verilog 總線控制器
嵌入式存儲器的設計方法和策略

隨著集成電路制造工藝水平的提高，半導體芯片上可以集成更多的功能，為了讓產(chǎn)品有別于競爭對手的產(chǎn)品特性，在ASIC上集成存儲器可以降低成本和功耗、改善性能、增加系統(tǒng)級芯

嵌入式硬件
2017-06-25

存儲器嵌入式存儲技術(shù) hdl
Verilog HDL 模塊和端口以及門級建模

模塊定義以關(guān)鍵字module開始，模塊名、端口列表、端口聲明和可選的參數(shù)聲明必須出現(xiàn)在其他部分的前面，模塊內(nèi)部5個組成部分：變量聲明、數(shù)據(jù)流語句、底層模塊實例、行為語句塊以及任務和函數(shù)。

電子設計自動化
2017-02-15

建模端口 hdl verilog
MathWorks發(fā)布HDL Verifier中的新功能

近日，MathWorks發(fā)布了DL Verifier中的新功能，用來加快 FPGA 在環(huán)(FIL)驗證，利用新的功能，可以更快地與 FPGA 板通信，實現(xiàn)更高的仿真時鐘頻率

電子設計自動化
2016-12-21

verifier fpgi fil hdl
MathWorks加快 FPGA 在環(huán)驗證

MathWorks今日發(fā)布了HDL Verifier中的新功能，用來加快 FPGA 在環(huán)(FIL)驗證。利用新的 FIL 功能，可以更快地與 FPGA 板通信，實現(xiàn)更高的仿真時鐘頻率。

模擬
2016-12-15

FPGA mathworks verifier hdl
嵌入式存儲器的設計方法和策略

隨著集成電路制造工藝水平的提高，半導體芯片上可以集成更多的功能，為了讓產(chǎn)品有別于競爭對手的產(chǎn)品特性，在ASIC上集成存儲器可以降低成本和功耗、改善性能、增加系統(tǒng)級芯

嵌入式硬件
2016-08-24

存儲器嵌入式驅(qū)動開發(fā) hdl
優(yōu)派PJD7831HDL驚艷問世，盡顯無線高清大視界

全球視訊領導品牌美國優(yōu)派(ViewSonic)公司正式推出LightStream光艦投影機新品PJD7831HDL，以1080p全高清畫質(zhì)，呈現(xiàn)豐富細膩的驚艷超炫彩影像，引領商教用戶無線接入曼妙絕倫

嵌入式動態(tài)
2015-12-24

無線影像 NI HDL
基于Verilog HDL的SVPWM算法的設計與仿真

摘要：空間矢量脈寬調(diào)制算法是電壓型逆變器控制方面的研究熱點，廣泛應用于三相電力系統(tǒng)中?；谟布腇PGA/CPLD芯片能滿足該算法對處理速度、實時性、可靠性較高的要求，本文利用Verilog HDL實現(xiàn)空間矢量脈寬調(diào)制算

模擬
2015-11-23

仿真 HDL VERILOG SVPWM算法
基于Verilog HDL的SPWM全數(shù)字算法的FPGA實現(xiàn)

隨著信號處理技術(shù)及集成電路制造工藝的不斷發(fā)展，全數(shù)字化SPWM(正弦脈寬調(diào)制)算法在調(diào)速領域越來越受到青睞。實現(xiàn)SPWM控制算法的方法很多，其中模擬比較法因電路復雜、且不

數(shù)字電源
2015-11-19

全數(shù)字 SPWM HDL VERILOG
MathWorks 引入像素流處理算法

新的 Vision HDL Toolbox 縮短了從概念到設計的周期，并能在開發(fā)流程早期發(fā)現(xiàn)設計錯誤21ic訊 MathWorks今日宣布引入 Vision HDL Toolbox，該款新產(chǎn)品現(xiàn)已在該公司的 Release 2015a 中推出。Vision HDL Toolbox 為在

電子設計自動化
2015-05-08

mathworks matlab simulink vision toolbox hdl
嵌入式存儲器的設計方法和策略

隨著集成電路制造工藝水平的提高，半導體芯片上可以集成更多的功能，為了讓產(chǎn)品有別于競爭對手的產(chǎn)品特性，在ASIC上集成存儲器可以降低成本和功耗、改善性能、增加系統(tǒng)級芯

嵌入式硬件
2015-03-17

存儲器嵌入式存儲技術(shù) hdl
基于FPGA的高速長線陣CCD驅(qū)動電路

高速長線陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢，廣泛應用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集。而CCD驅(qū)動電路設計是CCD正常工作的關(guān)鍵問題之一，CCD驅(qū)動信號時序是一組相位要求嚴格的脈沖信號，只有時序信

電子設計自動化
2015-02-09

FPGA ccd 線陣 hdl verilog
Verilog HDL設計進階：有限狀態(tài)機的設計原理及其代碼風格

由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風格的Verilog HDL 和VHDL的語法只是它們各自語言的一個子集。又由于HDL的可綜合性研究近年來非?；钴S，可綜合子集的國際標準目前尚未最后形

電子設計自動化
2013-08-27

代碼有限狀態(tài)機 HDL VERILOG
Verilog HDL高級語法結(jié)構(gòu)—函數(shù)（function）

函數(shù)的目的是返回一個用于表達式的值。 1．函數(shù)定義語法function <返回值的類型或范圍> (函數(shù)名); <端口說明語句> <變量類型說明語句> begin <語句> ... end endfunction 請注

電子設計自動化
2013-08-27

函數(shù) HDL FUNCTION VERILOG
Verilog HDL高級語法結(jié)構(gòu)—任務（TASK）

如果傳給任務的變量值和任務完成后接收結(jié)果的變量已定義，就可以用一條語句啟動任務。任務完成以后控制就傳回啟動過程。如任務內(nèi)部有定時控制，則啟動的時間可以與控制返回的時間不同。任務可以啟動其他的任務，其他

電子設計自動化
2013-08-27

HDL BSP AMBE VERILOG
Verilog HDL硬件描述語言：task和function說明語句的區(qū)別

task和function說明語句的區(qū)別task和function說明語句分別用來定義任務和函數(shù)。利用任務和函數(shù)可以把一個很大的程序模塊分解成許多較小的任務和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號的值可以傳入或傳出任務和函

電子設計自動化
2013-08-27

硬件描述語言 HDL FUNCTION VERILOG
verilog HDL基礎教程之：實例3 數(shù)字跑表

實例的內(nèi)容及目標1.實例的主要內(nèi)容本節(jié)通過Verilog HDL語言編寫一個具有“百分秒、秒、分”計時功能的數(shù)字跑表，可以實現(xiàn)一個小時以內(nèi)精確至百分之一秒的計時。數(shù)字跑表的顯示可以通過編寫數(shù)碼管顯示程序來

電子設計自動化
2013-08-23

數(shù)字跑表 HDL BSP VERILOG
Verilog HDL基礎教程之：時序邏輯電路

在Verilog HDL語言中，時序邏輯電路使用always語句塊來實現(xiàn)。例如，實現(xiàn)一個帶有異步復位信號的D觸發(fā)器如下。例1：帶異步復位的D觸發(fā)器1。wire Din;wire clock,rst;reg Dout;always @ （posedge clock or negedge rs

電子設計自動化
2013-08-23

時序邏輯電路 HDL BSP VERILOG
Verilog HDL基礎教程之：賦值語句和塊語句

非阻塞賦值和阻塞賦值在Verilog HDL語言中，信號有兩種賦值方式：非阻塞(Non_Blocking)賦值方式和阻塞(Blocking)賦值方式。(1)非阻塞賦值方式。典型語句：b <= a;① 塊結(jié)束后才完成賦值操作。② b的值并不是立刻就改

電子設計自動化
2013-08-23

HDL BSP VERILOG 阻塞賦值
Verilog HDL基礎教程之：數(shù)據(jù)類型和運算符

常用數(shù)據(jù)類型Verilog HDL中總共有19種數(shù)據(jù)類型，數(shù)據(jù)類型是用來表示數(shù)字電路硬件中的數(shù)據(jù)儲存和傳送元素的。在本書中，我們先只介紹4個最基本的數(shù)據(jù)類型，它們分別是：reg型，wire型，integer型和parameter型。其他

電子設計自動化
2013-08-23

數(shù)據(jù)類型運算符 HDL VERILOG

HDL

基于Verilog HDL的CAN總線控制器設計

嵌入式存儲器的設計方法和策略

Verilog HDL 模塊和端口以及門級建模

MathWorks發(fā)布HDL Verifier中的新功能

MathWorks加快 FPGA 在環(huán)驗證

嵌入式存儲器的設計方法和策略

優(yōu)派PJD7831HDL驚艷問世，盡顯無線高清大視界

基于Verilog HDL的SVPWM算法的設計與仿真

基于Verilog HDL的SPWM全數(shù)字算法的FPGA實現(xiàn)

MathWorks 引入像素流處理算法

嵌入式存儲器的設計方法和策略

基于FPGA的高速長線陣CCD驅(qū)動電路

Verilog HDL設計進階：有限狀態(tài)機的設計原理及其代碼風格

Verilog HDL高級語法結(jié)構(gòu)—函數(shù)（function）

Verilog HDL高級語法結(jié)構(gòu)—任務（TASK）

Verilog HDL硬件描述語言：task和function說明語句的區(qū)別

verilog HDL基礎教程之：實例3 數(shù)字跑表

Verilog HDL基礎教程之：時序邏輯電路

Verilog HDL基礎教程之：賦值語句和塊語句

Verilog HDL基礎教程之：數(shù)據(jù)類型和運算符

相關(guān)標簽

關(guān)注此標簽的用戶(人)

熱門活動

課程視頻