高層次綜合(HLS)中融入HDL代碼:加速硬件設(shè)計的創(chuàng)新實踐
快速掌握Verilog表達式與運算符
快速掌握Verilog連續(xù)賦值:數(shù)據(jù)流建模的基石
Verilog模塊實例化技巧:提升硬件設(shè)計效率
FPGA的Veilog HDL語法、框架總結(jié)
第八屆“鼎陽杯”全國高校電工電子基礎(chǔ)課程實驗教學案例設(shè)計競賽圓滿謝幕
智能家居多媒體聲光電同步演示系統(tǒng)方案
Verilog HDL設(shè)計中只能要用同步而不能用異步時序邏輯的原因
看思維導圖:一文帶你學Verilog HDL語言
精品教程:5個思維導圖包會Verilog HDL語言!學不會你打我
基于FPGA設(shè)計V-by-one協(xié)議編程
預算:¥20000FPGA或CPLD來開發(fā)一個信號轉(zhuǎn)換模塊
預算:¥10000基于FPGA(altera)開發(fā)三速以太網(wǎng)
預算:¥80000FPGA+ARM開發(fā)(黑金AX7010開發(fā)板)
預算:¥20000國產(chǎn)紫光同創(chuàng)FPGA開發(fā)
預算:¥3000