信號(hào)完整性

高速FPGA系統(tǒng)的信號(hào)完整性測(cè)試和分析

1. 引言 隨著FPGA的設(shè)計(jì)速度和容量的明顯增長(zhǎng)，當(dāng)前流行的FPGA芯片都提供高速總線，例如DDR內(nèi)存總線，PCI-X總線、SPI總線；針對(duì)超高速的數(shù)據(jù)傳輸，F(xiàn)PGA通過集成SerDes提供高速串行IO，支持各種諸如PCI-E、

信號(hào)完整性通道仿真器（安捷倫）

安捷倫科技公司日前宣布推出每分鐘可進(jìn)行百萬(wàn)比特量級(jí)仿真的信號(hào)完整性通道仿真器，它用于測(cè)量數(shù)千兆位芯片間的數(shù)據(jù)鏈路設(shè)計(jì)。該通道仿真器是安捷倫先進(jìn)設(shè)計(jì)系統(tǒng)（ADS）EDA 軟件平臺(tái)的一部分，它可以在 ADS 信號(hào)完整

《信號(hào)完整性工程師的最佳伴侶》新書面市

全球領(lǐng)先的測(cè)試、測(cè)量和監(jiān)測(cè)儀器提供商--泰克公司日前宣布，由泰克公司Dave Ireland參與編著的信號(hào)完整性新書：《信號(hào)完整性工程師的最佳伴侶：實(shí)時(shí)測(cè)試測(cè)量和設(shè)計(jì)仿真》已由Prentice Hall出版社出版，并由網(wǎng)上書店銷

用串行RapidIO交換處理高速電路板設(shè)計(jì)的信號(hào)完整性問題

信號(hào)完整性(SI)問題正成為數(shù)字硬件設(shè)計(jì)人員越來越關(guān)注的問題。由于無(wú)線基站、無(wú)線網(wǎng)絡(luò)控制器、有線網(wǎng)絡(luò)基礎(chǔ)架構(gòu)及軍用航空電子系統(tǒng)中數(shù)據(jù)速率帶寬增加，電路板的設(shè)計(jì)變得日益復(fù)雜。 目前，芯片間高速串行鏈接已經(jīng)獲得廣泛應(yīng)用，以提高整體吞吐性能。處理器、FPGA及數(shù)字信號(hào)處理器可相互傳輸大量數(shù)據(jù)。此外，該數(shù)據(jù)可能必須從電路板發(fā)出，通過背板傳輸至交換卡，而交換卡可將數(shù)據(jù)發(fā)送至機(jī)箱內(nèi)的其他卡或“系統(tǒng)”內(nèi)的其他地方。支持RapidIO的交換可實(shí)現(xiàn)這些不同組件之間的互連，并廣泛用于滿足這些應(yīng)用的實(shí)時(shí)帶寬需求。

用串行RapidIO交換處理高速電路板設(shè)計(jì)的信號(hào)完整性問題

信號(hào)完整性(SI)問題正成為數(shù)字硬件設(shè)計(jì)人員越來越關(guān)注的問題。由于無(wú)線基站、無(wú)線網(wǎng)絡(luò)控制器、有線網(wǎng)絡(luò)基礎(chǔ)架構(gòu)及軍用航空電子系統(tǒng)中數(shù)據(jù)速率帶寬增加，電路板的設(shè)計(jì)變得日益復(fù)雜。 目前，芯片間高速串行鏈接已經(jīng)獲得廣泛應(yīng)用，以提高整體吞吐性能。處理器、FPGA及數(shù)字信號(hào)處理器可相互傳輸大量數(shù)據(jù)。此外，該數(shù)據(jù)可能必須從電路板發(fā)出，通過背板傳輸至交換卡，而交換卡可將數(shù)據(jù)發(fā)送至機(jī)箱內(nèi)的其他卡或“系統(tǒng)”內(nèi)的其他地方。支持RapidIO的交換可實(shí)現(xiàn)這些不同組件之間的互連，并廣泛用于滿足這些應(yīng)用的實(shí)時(shí)帶寬需求。

Altera 公布即插即用信號(hào)完整性技術(shù)

Altera公司公布了即插即用信號(hào)完整性技術(shù)，這一創(chuàng)新的系統(tǒng)解決方案由最新的Quartus® II設(shè)計(jì)軟件提供支持，目前可以在產(chǎn)品級(jí)Stratix® II GX FPGA中實(shí)現(xiàn)。

Altera攜手EDA伙伴 實(shí)現(xiàn)高級(jí)信號(hào)完整性技術(shù)

Altera攜手EDA伙伴 實(shí)現(xiàn)高級(jí)信號(hào)完整性技術(shù)

Stratix II GX FPGA獲得了性能、功耗和信號(hào)完整性優(yōu)勢(shì)

2006年7月18號(hào)，北京——Altera公司(NASDAQ:ALTR)今天宣布，Stratix®IIGXFPGA經(jīng)過廣大開發(fā)人員在系統(tǒng)中的驗(yàn)證，能夠可靠應(yīng)用于有線/無(wú)線通信、計(jì)算機(jī)、網(wǎng)絡(luò)、軍事以及醫(yī)療等領(lǐng)域。這些Altera®器件為客戶提供

SiS選擇安捷倫ADS設(shè)計(jì)系統(tǒng)

安捷倫科技公司近日宣布硅集成系統(tǒng)公司（SiS）已選擇 Agilent 先進(jìn)設(shè)計(jì)系統(tǒng)（ADS）電子設(shè)計(jì)自動(dòng)化（EDA）軟件作為其高速串行總線設(shè)計(jì)的信號(hào)完整性平臺(tái)。SiS 是開發(fā)、制造和營(yíng)銷前沿邏輯電路產(chǎn)品，包括核心邏輯、多媒

安捷倫與上海計(jì)算機(jī)軟件技術(shù)開發(fā)中心合作

全球首個(gè)信號(hào)完整性聯(lián)合實(shí)驗(yàn)室落戶上海

安捷倫合作信號(hào)完整性實(shí)驗(yàn)室

全球領(lǐng)先的跨國(guó)高科技公司安捷倫科技（NYSE：A）日前宣布與上海計(jì)算機(jī)軟件技術(shù)開發(fā)中心（上海軟件中心）合作，共同組建全球首個(gè)“信號(hào)完整性聯(lián)合實(shí)驗(yàn)室”，并將在國(guó)家863軟件孵化器（上海）基地開園時(shí)舉行揭牌儀式。

高速串行總線的信號(hào)完整性驗(yàn)證

摘 要：隨著第三代I/O技術(shù)的出現(xiàn)，人們開始步入高速傳輸?shù)臅r(shí)代。在使用PCI Express、SATA等高速串行總線時(shí)，如何保持信號(hào)的完整性是一個(gè)挑戰(zhàn)。本文結(jié)合實(shí)例，介紹信號(hào)完整性驗(yàn)證的基礎(chǔ)知識(shí)和方法。 關(guān)鍵詞：信號(hào)完整

高速DSP數(shù)據(jù)采集的信號(hào)完整性問題

深入研究高速數(shù)字電路設(shè)計(jì)中的信號(hào)完整性問題；分析電路中破壞信號(hào)完整性的原因；結(jié)合一個(gè)實(shí)際的ＤＳＰ數(shù)據(jù)采集系統(tǒng)、闡述實(shí)現(xiàn)信號(hào)完整性的具體方案。

高速DSP數(shù)據(jù)采集的信號(hào)完整性問題

深入研究高速數(shù)字電路設(shè)計(jì)中的信號(hào)完整性問題；分析電路中破壞信號(hào)完整性的原因；結(jié)合一個(gè)實(shí)際的ＤＳＰ數(shù)據(jù)采集系統(tǒng)、闡述實(shí)現(xiàn)信號(hào)完整性的具體方案。

高速DSP數(shù)據(jù)采集的信號(hào)完整性問題

深入研究高速數(shù)字電路設(shè)計(jì)中的信號(hào)完整性問題；分析電路中破壞信號(hào)完整性的原因；結(jié)合一個(gè)實(shí)際的ＤＳＰ數(shù)據(jù)采集系統(tǒng)、闡述實(shí)現(xiàn)信號(hào)完整性的具體方案。

確保信號(hào)完整性的電路板設(shè)計(jì)準(zhǔn)則

　信號(hào)完整性 (SI) 問題解決得越早，設(shè)計(jì)的效率就越高，從而可避免在電路板設(shè)計(jì)完成之后才增加端接器件。