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針對(duì)DDR2-800和DDR3的PCB信號(hào)完整性設(shè)計(jì)
摘要 本文章主要涉及到對(duì)DDR2和DDR3在設(shè)計(jì)印制線路板（PCB）時(shí)，考慮信號(hào)完整性和電源完整性的設(shè)計(jì)事項(xiàng)，這些是具有相當(dāng)大的挑戰(zhàn)性的。文章重點(diǎn)是討論在盡可能少的PCB層數(shù)，特別是4層板的情況下的相關(guān)技術(shù)，其中
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S參數(shù)應(yīng)用技巧-正確分配端口號(hào)
元器件通過互連線組建成電路，常見的互連線包括電纜、PCB走線、接插件、芯片封裝等等。當(dāng)信號(hào)頻率比較低時(shí)，這些互連線對(duì)信號(hào)是透明的。當(dāng)互連線的物理尺寸大于1 / 4信號(hào)波長時(shí)，它對(duì)信號(hào)的反射和相位時(shí)延已不能忽略
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基于IBIS建模仿真分析的信號(hào)完整性問題探討
高速數(shù)字設(shè)計(jì)人員面臨的一個(gè)挑戰(zhàn)就是處理其電路板上的過沖、下沖、錯(cuò)配阻抗振鈴、抖動(dòng)分布和串?dāng)_問題。這些問題都可歸入信號(hào)完整性范疇。許多高速設(shè)計(jì)人員都使用輸入/輸出緩沖信息規(guī)范 (IBIS) 建模語言來預(yù)見并解決信
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基于IBIS建模仿真分析的信號(hào)完整性問題
高速數(shù)字設(shè)計(jì)人員面臨的一個(gè)挑戰(zhàn)就是處理其電路板上的過沖、下沖、錯(cuò)配阻抗振鈴、抖動(dòng)分布和串?dāng)_問題。這些問題都可歸入信號(hào)完整性范疇。許多高速設(shè)計(jì)人員都使用輸入/輸出緩沖信息規(guī)范 (IBIS) 建模語言來預(yù)見并解決信
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PowerPCB信號(hào)完整性的整體分析與設(shè)計(jì)
信號(hào)完整性問題是高速PCB設(shè)計(jì)者必需面對(duì)的問題。阻抗匹配、合理端接、正確拓?fù)浣Y(jié)構(gòu)解決信號(hào)完整性問題的關(guān)鍵。傳輸線上信號(hào)的傳輸速度是有限的，信號(hào)線的布線長度產(chǎn)生的信號(hào)傳輸延時(shí)會(huì)對(duì)信號(hào)的時(shí)序關(guān)系產(chǎn)生影響，所以
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各種測試手段介紹及實(shí)例
信號(hào)完整性設(shè)計(jì)在產(chǎn)品開發(fā)中越來越受到重視，而信號(hào)完整性的測試手段種類繁多，有頻域，也有時(shí)域的，還有一些綜合性的手段，比如誤碼測試。這些手段并非任何情況下都適合使用，都存在這樣那樣的局限性，合適選用，可
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靜電放電保護(hù)時(shí)維持USB信號(hào)完整性的方法
USB2.0的數(shù)據(jù)傳輸率達(dá)480Mbps。手機(jī)、MP3播放器和其它電子產(chǎn)品中，通用串行總線(USB)已經(jīng)成為一項(xiàng)流行特性。USB使得數(shù)據(jù)在不同電子設(shè)備之間的傳輸更快更方便，對(duì)于那些使用USB2.0端口的產(chǎn)品而言尤為如此。隨著常見文
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可控與靈活性軟件解FPGA測試之憂
隨著FPGA接口的速度提高，高速接口的測試、PCB板級(jí)的測試、EMI/EMC的測試等，這些測試的難度會(huì)越來越突出。目前FPGA所需的嵌入式邏輯分析工具一般由FPGA廠家自行提供，但無法滿足通用性要求;而外部測試工具除提供更好
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VGA視頻分配器系統(tǒng)的信號(hào)完整性及改善措施
處理高速電子系統(tǒng)的信號(hào)完整性問題一直是比較難于處理的,特別是越來越多的芯片的工作頻率超過了100 MHz,信號(hào)的邊沿越來越陡(已達(dá)到ps級(jí)) ,這些高速器件性能的提高更增加了系統(tǒng)設(shè)計(jì)的難度。同時(shí),高速系統(tǒng)的體積不斷減
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Stratix II GX最佳電路板布板解決方案
Stratix? II GX是唯一能夠在20個(gè)通道上同時(shí)支持?jǐn)?shù)據(jù)速率高達(dá)6.375 Gbps嵌入式收發(fā)器的FPGA，滿足了當(dāng)今前沿應(yīng)用的帶寬需求。隨著數(shù)據(jù)速率的提高，電路板設(shè)計(jì)人員面臨的挑戰(zhàn)也在增加。例如，Stratix II GX收發(fā)器支持的
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信號(hào)完整性：PCB走線寬度變化產(chǎn)生的反射
在進(jìn)行PCB布線時(shí)，經(jīng)常會(huì)發(fā)生這樣的情況：走線通過某一區(qū)域時(shí)，由于該區(qū)域布線空間有限，不得不使用更細(xì)的線條，通過這一區(qū)域后，線條再恢復(fù)原來的寬度。走線寬度變化會(huì)引起阻抗變化，因此發(fā)生反射，對(duì)信號(hào)產(chǎn)生影響。
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存儲(chǔ)器接口設(shè)計(jì)-認(rèn)識(shí)信號(hào)完整性的價(jià)值
存儲(chǔ)器和其它組件之間的問題通常存在于這些器件之間的接口上，這些系統(tǒng)級(jí)的問題有時(shí)候是難以覺察的。本文詳述了一種能夠很容易地識(shí)別和解決這些出現(xiàn)在存儲(chǔ)器接口上問題的測試工具，從而使你的設(shè)計(jì)更為魯棒。過去，設(shè)
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采用邊界掃描法測試系統(tǒng)級(jí)芯片互連的信號(hào)完整性
互連中的信號(hào)完整性損耗對(duì)于數(shù)千兆赫茲高度復(fù)雜的SoC來說是非常關(guān)鍵的問題，因此經(jīng)常在設(shè)計(jì)和測試中采用一些特殊的方法來解決這樣的問題。本文介紹如何利用片上機(jī)制拓展JTAG標(biāo)準(zhǔn)使其包含互連的信號(hào)完整性測試，從而利
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存儲(chǔ)器接口設(shè)計(jì)-認(rèn)識(shí)信號(hào)完整性的價(jià)值
存儲(chǔ)器接口設(shè)計(jì)-認(rèn)識(shí)信號(hào)完整性的價(jià)值
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無向量測試是測試高速I/O的最佳方法
大批量半導(dǎo)體芯片制造商必須解決以下這道難題，即如何經(jīng)濟(jì)高效地測試嵌入在大型數(shù)字系統(tǒng)級(jí)芯片設(shè)計(jì)中的多個(gè)多通道高速I/O接口(如PCI Express、HyperTransport和 Infiniband)。雖然結(jié)合了閉環(huán)操作的片上內(nèi)置自測試(BI
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常用信號(hào)完整性的測試手段及其應(yīng)用
信號(hào)完整性設(shè) 計(jì)在產(chǎn)品開發(fā)中越來越受到重視，而信號(hào)完整性的測試手段種類繁多，有頻域，也有時(shí)域的，還有一些綜合性的手段，比如誤碼測試。這些手段并非任何情況下都適 合使用，都存在這樣那樣的局限性，合適選用，
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信號(hào)完整性的測試方法介紹
信號(hào)完整性的測試手段很多，涉及的儀器也很多，因此熟悉各種測試手段的特點(diǎn)，以及根據(jù)測試對(duì)象的特性和要求，選用適當(dāng)?shù)臏y試手段，對(duì)于選擇方案、驗(yàn)證效果、解決問題等硬件開發(fā)活動(dòng)，都能夠大大提高效率，起到事半功
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10GBASE-T以太網(wǎng)信號(hào)完整性測量方案
以太網(wǎng)是個(gè)人電腦和消費(fèi)電子非常重要的外圍通訊接口。隨著新一代以太網(wǎng)協(xié)議10GBASE-T的登場，在傳輸速度大幅提升的同時(shí)，對(duì)測試測量也帶來了新的挑戰(zhàn)。本文將重點(diǎn)介紹10GBASE-T以太網(wǎng)一致性測試面臨的新的挑戰(zhàn)以及相
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R&S公司的矢量網(wǎng)絡(luò)分析儀ZNB使用SET2DIL信號(hào)完整性技術(shù)來驗(yàn)證PCB的高速差分總線性能
使用SET2DIL（單端到差分插入損耗）算法來驗(yàn)證印刷電路板（PCB）上高速差分傳輸線的性能。R&S ZNB高性能矢量網(wǎng)絡(luò)分析儀提供極高的動(dòng)態(tài)范圍和測試精度，極短的掃描時(shí)間和簡便的操作。同時(shí)，R&S ZNB提高了時(shí)域測試性能
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采用IBIS建模仿真分析信號(hào)完整性問題
高速數(shù)字設(shè)計(jì)人員面臨的一個(gè)挑戰(zhàn)就是處理其電路板上的過沖、下沖、錯(cuò)配阻抗振鈴、抖動(dòng)分布和串?dāng)_問題。這些問題都可歸入信號(hào)完整性范疇。許多高速設(shè)計(jì)人員都使用輸入/輸出緩沖信息規(guī)范 (IBIS) 建模語言來預(yù)見并解決信
