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全數(shù)字鎖相環(huán)的設(shè)計(jì)及分析
1 引 言 鎖相環(huán)是一種能使輸出信號在頻率和相位上與輸入信號同步的電路，即系統(tǒng)進(jìn)入鎖定狀態(tài)(或同步狀態(tài))后，震蕩器的輸出信號與系統(tǒng)輸入信號之間相差為零，或者保持為
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一種新型帶寬自適應(yīng)全數(shù)字鎖相環(huán)的設(shè)計(jì)方案
本文針對傳統(tǒng)鎖相環(huán)所存在的鎖相范圍窄、環(huán)路帶寬和控制參數(shù)固定、以及提高鎖相速度與減小穩(wěn)態(tài)誤差相互制約等問題，提出了一種新型帶寬自適應(yīng)全數(shù)字鎖相環(huán)的設(shè)計(jì)方案。該設(shè)計(jì)方案中的系統(tǒng)采用比例積分控制與自適應(yīng)控制相結(jié)合的復(fù)合控制方式，其中自適應(yīng)控制器可根據(jù)鎖相過程的鑒頻鑒相信息，自動調(diào)整數(shù)字濾波器的控制參數(shù)，實(shí)現(xiàn)對環(huán)路的實(shí)時控制。
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基于PI控制的全數(shù)字鎖相環(huán)設(shè)計(jì)
摘要：針對以往全數(shù)字鎖相環(huán)研究中所存在電路結(jié)構(gòu)復(fù)雜、設(shè)計(jì)難度較大和系統(tǒng)性能欠佳等問題，提出了一種實(shí)現(xiàn)全數(shù)字鎖相環(huán)的新方法。該鎖相環(huán)以數(shù)字比例積分控制的設(shè)計(jì)結(jié)構(gòu)取代了傳統(tǒng)的一些數(shù)字環(huán)路濾波控制方法。應(yīng)用
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一種基于VHDL語言的全數(shù)字鎖相環(huán)的實(shí)現(xiàn)
隨著集成電路技術(shù)的不斷進(jìn)步，數(shù)字化應(yīng)用逐漸普及，在數(shù)字通信、電力系統(tǒng)自動化等方面越來越多地運(yùn)用了數(shù)字鎖相環(huán)。它的好處在于免去了模擬器件的繁瑣，而且成本低、易實(shí)現(xiàn)、省資源。本文綜合以上考慮，在一片F(xiàn)PGA
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基于FPGA的智能全數(shù)字鎖相環(huán)的設(shè)計(jì)
1 引言數(shù)字鎖相環(huán)路已在數(shù)字通信、無線電電子學(xué)及電力系統(tǒng)自動化等領(lǐng)域中得到了極為廣泛的應(yīng)用。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個系統(tǒng)集成到一個芯片上去。在基于FP
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基于DSP Builder的帶寬自適應(yīng)全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)
提出一種設(shè)計(jì)全數(shù)字鎖相環(huán)的新方法，采用基于PI控制算法的環(huán)路濾波器，在分析模擬鎖相環(huán)系統(tǒng)的數(shù)學(xué)模型的基礎(chǔ)上，建立了帶寬自適應(yīng)全數(shù)字鎖相環(huán)的數(shù)學(xué)模型。使用DSP Builder在Matlab／Simulink環(huán)境下搭建系統(tǒng)模型，并采用FPGA實(shí)現(xiàn)了硬件電路。軟件仿真和硬件測試的結(jié)果證明了該設(shè)計(jì)的正確性和易實(shí)現(xiàn)性。該鎖相環(huán)具有鎖頻速度快、頻率跟蹤范圍寬的特點(diǎn)。同時，系統(tǒng)設(shè)計(jì)表明基于DSP Builder的設(shè)計(jì)方法可縮短設(shè)計(jì)周期，提高設(shè)計(jì)的靈活性。
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基于DSP Builder的帶寬自適應(yīng)全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)
提出一種設(shè)計(jì)全數(shù)字鎖相環(huán)的新方法，采用基于PI控制算法的環(huán)路濾波器，在分析模擬鎖相環(huán)系統(tǒng)的數(shù)學(xué)模型的基礎(chǔ)上，建立了帶寬自適應(yīng)全數(shù)字鎖相環(huán)的數(shù)學(xué)模型。使用DSP Builder在Matlab／Simulink環(huán)境下搭建系統(tǒng)模型，并采用FPGA實(shí)現(xiàn)了硬件電路。軟件仿真和硬件測試的結(jié)果證明了該設(shè)計(jì)的正確性和易實(shí)現(xiàn)性。該鎖相環(huán)具有鎖頻速度快、頻率跟蹤范圍寬的特點(diǎn)。同時，系統(tǒng)設(shè)計(jì)表明基于DSP Builder的設(shè)計(jì)方法可縮短設(shè)計(jì)周期，提高設(shè)計(jì)的靈活性。
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采用VHDL設(shè)計(jì)的全數(shù)字鎖相環(huán)電路設(shè)計(jì)
摘要:敘述了全數(shù)字鎖相環(huán)的工作原理,提出了應(yīng)用VHDL 技術(shù)設(shè)計(jì)全數(shù)字鎖相環(huán)的方法,并用復(fù)雜可編程邏輯器件CPLD 予以實(shí)現(xiàn),給出了系統(tǒng)主要模塊的設(shè)計(jì)過程和仿真結(jié)果。0 引言全數(shù)字鎖相環(huán)(DPLL) 由于避免了模擬鎖相環(huán)存
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一種可編程的全數(shù)字鎖相環(huán)路的實(shí)現(xiàn)
鎖相環(huán)路已在模擬和數(shù)字通信及無線電電子學(xué)等各個領(lǐng)域中得到了極為廣泛的應(yīng)用，特別是在數(shù)字通信的調(diào)制解調(diào)和位同步中常常要用到各種各樣的鎖相環(huán)。鎖相就是利用輸入信號與輸出信號之間的相位誤差自動調(diào)節(jié)輸出相位
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一種自動變?？刂频膶掝l帶全數(shù)字鎖相環(huán)
針對傳統(tǒng)的全數(shù)字鎖相環(huán)只能鎖定已知信號和鎖頻范圍較小的問題，提出了一種自動變?？刂频膶掝l帶全數(shù)字鎖相環(huán)。對比分析了各類全數(shù)字鎖相環(huán)鎖頻、鎖相的工作機(jī)理，提出了一種新的系統(tǒng)模型，重點(diǎn)研究了快速鎖定和頻帶拓寬的原理及實(shí)現(xiàn)方法。應(yīng)用EDA技術(shù)完成系統(tǒng)設(shè)計(jì)，并進(jìn)行計(jì)算機(jī)仿真。仿真結(jié)果證實(shí)了該設(shè)計(jì)具有快的鎖定速度、寬的鎖頻范圍、并能快速跟蹤頻率突變的輸入信號。該鎖相環(huán)通用性強(qiáng)，易于集成，可作為IP核用于SoC的設(shè)計(jì)。
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全數(shù)字鎖相環(huán)的設(shè)計(jì)及分析
1 引 言 鎖相環(huán)是一種能使輸出信號在頻率和相位上與輸入信號同步的電路，即系統(tǒng)進(jìn)入鎖定狀態(tài)(或同步狀態(tài))后，震蕩器的輸出信號與系統(tǒng)輸入信號之間相差為零，或者保持為常數(shù)。傳統(tǒng)的鎖相環(huán)各個部件都是由模擬電
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基于FPGA的全數(shù)字鎖相環(huán)的設(shè)計(jì)
簡單介紹了全數(shù)字鎖相環(huán)(ADPLL)的結(jié)構(gòu)和工作原理，提出一種在FPGA的基礎(chǔ)上可增大全數(shù)字鎖相環(huán)同步范圍的設(shè)計(jì)方法，并給出了部分verilog HDL設(shè)計(jì)程序的代碼和仿真波形。
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基于FPGA的全數(shù)字鎖相環(huán)的設(shè)計(jì)
基于FPGA的全數(shù)字鎖相環(huán)的設(shè)計(jì)
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基于FPGA的高階全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)
本文提出了一種基于PI 控制算法的三階全數(shù)字鎖相環(huán)，采用EDA 技術(shù)進(jìn)行系統(tǒng)設(shè)計(jì)，并用可編程邏輯器件予以實(shí)現(xiàn)。
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基于FPGA的高階全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)
本文提出了一種基于PI 控制算法的三階全數(shù)字鎖相環(huán)，采用EDA 技術(shù)進(jìn)行系統(tǒng)設(shè)計(jì)，并用可編程邏輯器件予以實(shí)現(xiàn)。
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