PLL

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鎖相環(huán)(PLL: Phase-locked loops)是一種利用反饋控制原理實(shí)現(xiàn)的頻率及相位的同步技術(shù)，其作用是將電路輸出的時(shí)鐘與其外部的參考時(shí)鐘保持同步。當(dāng)參考時(shí)鐘的頻率或相位發(fā)生改變時(shí)，鎖相環(huán)會(huì)檢測到這種變化，并且通過其內(nèi)部的反饋系統(tǒng)來調(diào)節(jié)輸出頻率，直到兩者重新同步，這種同步又稱為“鎖相”

嵌入式系統(tǒng)的PCIe時(shí)鐘分配

PCI Express(PCIe)是嵌入式和其它系統(tǒng)類型的背板間通信的一個(gè)非常理想的協(xié)議。然而，在嵌入式環(huán)境中，背板連接器引腳通常很昂貴，因此，采用點(diǎn)對點(diǎn)連接的星型結(jié)構(gòu)的PCIe時(shí)鐘分配方案并不理想。本文將討論如何使用一個(gè)

測試測量
2010-03-25

嵌入式系統(tǒng) PCIE 時(shí)鐘 PLL
嵌入式系統(tǒng)的PCIe時(shí)鐘分配

PCI Express(PCIe)是嵌入式和其它系統(tǒng)類型的背板間通信的一個(gè)非常理想的協(xié)議。然而，在嵌入式環(huán)境中，背板連接器引腳通常很昂貴，因此，采用點(diǎn)對點(diǎn)連接的星型結(jié)構(gòu)的PCIe時(shí)鐘分配方案并不理想。本文將討論如何使用一個(gè)

數(shù)字電源
2010-03-23

嵌入式系統(tǒng) PCIE 時(shí)鐘 PLL
靈活、高性價(jià)比雷達(dá)系統(tǒng)的 PLL 合成器（ADI）

Analog Devices, Inc.最新推出的 ADF4158PLL 合成器，可靈活、高性價(jià)比地實(shí)現(xiàn) FMCW （頻率調(diào)制連續(xù)波）雷達(dá)系統(tǒng)。FMCW 雷達(dá)系統(tǒng)廣泛應(yīng)用于汽車、航空、軍事、工業(yè)和通信領(lǐng)域，可測量外部目標(biāo)的相對距離和速度。與傳

汽車電子
2010-01-12

合成器雷達(dá)系統(tǒng) ADI PLL
靈活、高性價(jià)比雷達(dá)系統(tǒng)的 PLL 合成器（ADI）

Analog Devices, Inc.最新推出的 ADF4158PLL 合成器，可靈活、高性價(jià)比地實(shí)現(xiàn) FMCW （頻率調(diào)制連續(xù)波）雷達(dá)系統(tǒng)。FMCW 雷達(dá)系統(tǒng)廣泛應(yīng)用于汽車、航空、軍事、工業(yè)和通信領(lǐng)域，可測量外部目標(biāo)的相對距離和速度。與傳

數(shù)字電源
2010-01-10

合成器雷達(dá)系統(tǒng) ADI PLL
基于FPGA的提取位同步時(shí)鐘DPLL設(shè)計(jì)

在數(shù)字通信系統(tǒng)中，同步技術(shù)是非常重要的，而位同步是最基本的同步。位同步時(shí)鐘信號(hào)不僅用于監(jiān)測輸入碼元信號(hào)，確保收發(fā)同步，而且在獲取幀同步及對接收的數(shù)字碼元進(jìn)行各種處理的過程中也為系統(tǒng)提供了一個(gè)基準(zhǔn)

電子設(shè)計(jì)自動(dòng)化
2009-12-28

FPGA 位同步時(shí)鐘 BSP PLL
異步FIFO和PLL在高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

將異步FIFO和鎖相環(huán)應(yīng)用到高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中用來緩存A／D轉(zhuǎn)換的高速采樣數(shù)據(jù)，解決嵌入式實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)中，高速采集數(shù)據(jù)量大，而處理器處理速度有限的矛盾，提高系統(tǒng)的可靠性。根據(jù)FPGA內(nèi)部資源的特點(diǎn)，將FIFO和鎖相環(huán)設(shè)計(jì)在一塊芯片上。因?yàn)槲词褂猛鈷霧IFO和PLL器件，使得板卡設(shè)計(jì)結(jié)構(gòu)簡單，并減少硬件板卡的干擾。由于鎖相環(huán)的使用，使得整個(gè)采集系統(tǒng)時(shí)鐘管理方便。異步FIFO構(gòu)成的高速緩存具有一定通用性，方便系統(tǒng)進(jìn)行升級維護(hù)。

數(shù)字電源
2009-12-18

數(shù)據(jù)采集系統(tǒng) 異步FIFO 雷達(dá)數(shù)據(jù) PLL
異步FIFO和PLL在高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

異步FIFO和PLL在高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

嵌入式教程
2009-12-18

數(shù)據(jù)采集系統(tǒng) 異步FIFO 雷達(dá)數(shù)據(jù) PLL
嵌入式多媒體播放器的設(shè)計(jì)與實(shí)現(xiàn)

1、引言　　隨著音頻解碼技術(shù)、存儲(chǔ)器技術(shù)、MP3高質(zhì)量壓縮技術(shù)等相關(guān)技術(shù)不斷的發(fā)展以及人們對消費(fèi)電子產(chǎn)品需求的增加,MP3新產(chǎn)品層出不窮,成為時(shí)尚潮流前沿的一個(gè)最佳載體。人們可以用它休閑娛樂 ,也可以用它工作和學(xué)

消費(fèi)電子
2009-12-18

多媒體播放器嵌入式多媒體 BSP PLL
嵌入式多媒體播放器的設(shè)計(jì)與實(shí)現(xiàn)

1、引言　　隨著音頻解碼技術(shù)、存儲(chǔ)器技術(shù)、MP3高質(zhì)量壓縮技術(shù)等相關(guān)技術(shù)不斷的發(fā)展以及人們對消費(fèi)電子產(chǎn)品需求的增加,MP3新產(chǎn)品層出不窮,成為時(shí)尚潮流前沿的一個(gè)最佳載體。人們可以用它休閑娛樂 ,也可以用它工作和學(xué)

數(shù)字電源
2009-12-16

多媒體播放器嵌入式多媒體 BSP PLL
PLL集成電路構(gòu)成脈沖鍵控脈沖器電路圖

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基礎(chǔ)實(shí)用電路
2009-12-13

集成電路脈沖電路圖 PLL
一種基于DDS+PLL的Chirp-UWB信號(hào)產(chǎn)生方案

由于超寬帶信號(hào)的帶寬很寬，傳統(tǒng)的信號(hào)產(chǎn)生辦法已不能直接應(yīng)用于超寬帶通信。為此，提出一種基于DDS+PLL的Chirp-UWB信號(hào)產(chǎn)生方案，該方法聯(lián)合使用了DDS和PLL兩種信號(hào)產(chǎn)生技術(shù)，優(yōu)勢互補(bǔ)。通過ADS結(jié)合Matlab對系統(tǒng)的模型建立和性能分析證明，該方案輸出信號(hào)性能優(yōu)良，完全能滿足設(shè)計(jì)要求，并已成功應(yīng)用于某超寬帶通信系統(tǒng)。

通信技術(shù)
2009-09-27

信號(hào)產(chǎn)生 UWB DDS PLL
基于FPGA的PLL頻率合成器設(shè)計(jì)

頻率合成技術(shù)是現(xiàn)代通信的重要組成部分，它是將一個(gè)高穩(wěn)定度和高準(zhǔn)確度的基準(zhǔn)頻率經(jīng)過四則運(yùn)算，產(chǎn)生同樣穩(wěn)定度和準(zhǔn)確度的任意頻率。頻率合成器是電子系統(tǒng)的心臟，是影響電子系統(tǒng)性能的關(guān)鍵因素之一。本文結(jié)合F

電子設(shè)計(jì)自動(dòng)化
2009-09-14

FPGA 頻率合成器 KHZ PLL
具功耗意識(shí)的FPGA設(shè)計(jì)技巧

傳統(tǒng)以來，在選用FPGA組件時(shí)，成本、容量、效能、封裝形式等，通常是系統(tǒng)架構(gòu)師或設(shè)計(jì)人員的主要考慮。但隨著低功耗應(yīng)用快速興起，現(xiàn)在，功耗效能也已成為選用FPGA時(shí)的首要考慮。一般來說，設(shè)計(jì)人員對ASIC或FPGA的

模擬
2009-09-12

FPGA 動(dòng)態(tài)電源 I/O PLL
基于低噪音單芯片高頻分頻器的PLL設(shè)計(jì)

VSAT是一種小衛(wèi)星通信系統(tǒng)，可為邊遠(yuǎn)地區(qū)的家庭和商業(yè)用戶提供可靠的、具有成本效應(yīng)的寬帶數(shù)據(jù)和其它業(yè)務(wù)。VSAT采用一種小型天線來發(fā)送和接收衛(wèi)星信號(hào)，可為所有處于衛(wèi)星覆蓋區(qū)域內(nèi)的用戶提供高帶寬連接，無論用

通信技術(shù)
2009-09-02

芯片低噪音分頻器 PLL
完全集成的PLL發(fā)送器ATA5749及其應(yīng)用

概述 ATA5749是一款集成了完整小數(shù)分頻器(fractional-N)的PLL射頻發(fā)送器IC，適用于輪胎氣壓計(jì)、遙控?zé)o鍵入口和被動(dòng)式入口汽車應(yīng)用。ATA5749采用幅移鍵控(ASK)和閉環(huán)頻移鍵控(FSK)調(diào)制，僅使用13．000 0 MHz晶體

通信技術(shù)
2009-07-31

集成發(fā)送器 BSP PLL
一種基于DDS和PLL技術(shù)本振源的設(shè)計(jì)與實(shí)現(xiàn)

現(xiàn)代頻率合成技術(shù)正朝著高性能、小型化的方向發(fā)展，應(yīng)用最為廣泛的是直接數(shù)字式頻率合成器(DDS)和鎖相式頻率合成器(PLL)。介紹直接數(shù)字頻率合成器和鎖相環(huán)頻率合成器的基本原理，簡述用直接數(shù)字頻率合成器(AD9954)和鎖相環(huán)頻率合成器(ADF4112)所設(shè)計(jì)的本振源的實(shí)現(xiàn)方案，重點(diǎn)闡述了系統(tǒng)的硬件實(shí)現(xiàn)，包括系統(tǒng)原理、主要電路單元設(shè)計(jì)等，并且對系統(tǒng)的相位噪聲和雜散性能做了簡要分析，最后給出了系統(tǒng)測試結(jié)果。

模擬
2009-07-02

相位噪聲 DDS BSP PLL

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王林鑫
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PLL

嵌入式系統(tǒng)的PCIe時(shí)鐘分配

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靈活、高性價(jià)比雷達(dá)系統(tǒng)的 PLL 合成器（ADI）

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異步FIFO和PLL在高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

異步FIFO和PLL在高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

嵌入式多媒體播放器的設(shè)計(jì)與實(shí)現(xiàn)

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PLL集成電路構(gòu)成脈沖鍵控脈沖器電路圖

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基于FPGA的PLL頻率合成器設(shè)計(jì)

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基于低噪音單芯片高頻分頻器的PLL設(shè)計(jì)

完全集成的PLL發(fā)送器ATA5749及其應(yīng)用

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