乘法器

利用多功能變換器4302組成的乘法器電路

利用乘法器MPY600組成的平方電路

利用乘法器MPY600組成的開平方電路圖

利用乘法器MPY600組成的除法器電路

利用乘法器MPY600組成的乘法器電路圖

利用乘法器MPY100組成的除法器電路圖

利用乘除法集成電路組成的乘法器電路

基于靜態(tài)CMOS和單相能量回收電路的乘法器電路設(shè)計(jì)

　　O 引言　　電路中的功率消耗源主要有以下幾種：由邏輯轉(zhuǎn)換引起的邏輯門對負(fù)載電容充、放電引起的功率消耗;由邏輯門中瞬時(shí)短路電流引起的功率消耗;由器件的漏電流引起的消耗，并且每引進(jìn)一次新的制造技術(shù)會導(dǎo)致漏

基于FPGA的自適應(yīng)譜線增強(qiáng)系統(tǒng)設(shè)計(jì)

在此基于Altera公司的現(xiàn)場可編程門陣列(FPGA)芯片EP2C8F256C6,采用最小均方算法設(shè)計(jì)了自適應(yīng)譜線增強(qiáng)(ALE)處理系統(tǒng)。以FPGA為處理核心,實(shí)現(xiàn)數(shù)據(jù)采樣控制、數(shù)據(jù)延時(shí)控制、LMS核心算法和輸出存儲控制等。充分利用FPGA高速的數(shù)據(jù)處理能力和豐富的片內(nèi)乘法器,設(shè)計(jì)了LMS算法的流水線結(jié)構(gòu),保證整個(gè)系統(tǒng)具有高的數(shù)據(jù)吞吐能力和處理速度。并且通過編寫相應(yīng)的VHDL程序在QuartusⅡ軟件上進(jìn)行仿真,仿真結(jié)果表明該設(shè)計(jì)可以快速、準(zhǔn)確地實(shí)現(xiàn)自適應(yīng)譜線增強(qiáng)。

脈沖-寬度-高度調(diào)制乘法器

脈沖-寬度-高度調(diào)制乘法器雙稱為時(shí)間分割乘法器。這類乘法器電路原理圖如圖5.4-24A所示。圖中，三角波電壓UT和模擬輸入電壓UY相加，然后通過零電平比較器，得到不對稱方波控制電壓U2。U2的工作周期取決于UY的大小和極

采用模擬開關(guān)的載波抑制調(diào)幅電路

電路的功能采用環(huán)形調(diào)制電路可進(jìn)行載波抑制調(diào)制，這是高頻電路中用得較多。在低頻電路中，由于變壓器較大，通常采用單片IC乘法器。本電路通過開關(guān)轉(zhuǎn)換可具有同樣功能，其特點(diǎn)是不受頻率下限的制約。電路工作原理用模

新一代CPLD及其應(yīng)用

近年來，隨著集成芯片制造技術(shù)的發(fā)展，可編程邏輯器件（PLD）在速度和集成度兩方面得到了飛速提高。由于它具有功耗低、體積小、集成度高、速度快、開發(fā)周期短、費(fèi)用低、用戶可定義功能及可重復(fù)編程和擦寫等許多優(yōu)點(diǎn)，

新一代CPLD及其應(yīng)用

近年來，隨著集成芯片制造技術(shù)的發(fā)展，可編程邏輯器件（PLD）在速度和集成度兩方面得到了飛速提高。由于它具有功耗低、體積小、集成度高、速度快、開發(fā)周期短、費(fèi)用低、用戶可定義功能及可重復(fù)編程和擦寫等許多優(yōu)點(diǎn)，

新一代CPLD及其應(yīng)用

新一代CPLD及其應(yīng)用

基于FPGA的多通道校準(zhǔn)算法的同步實(shí)現(xiàn)

　　數(shù)字信號處理模塊是接收機(jī)系統(tǒng)的核心部分，系統(tǒng)要求數(shù)字信號處理模塊能實(shí)時(shí)處理ADC變換后的數(shù)字信號，并用軟件的方法來實(shí)現(xiàn)大量的無線電功能，這些功能包括：多通道校準(zhǔn)、編解碼、調(diào)制解調(diào)、濾波、同步、盲均衡、

20×18位符號定點(diǎn)乘法器的FPGA實(shí)現(xiàn)

摘要：在數(shù)字信號處理中經(jīng)常需要進(jìn)行乘法運(yùn)算，乘法器的設(shè)計(jì)對整個(gè)器件的性能有很大的影響，在此介紹20×18比特定點(diǎn)陣列乘法器的設(shè)計(jì)。采用基4-Booth算法和4-2壓縮的方案，并采用先進(jìn)的集成電路工藝，使用SMIC O．18