乘法器

一種高頻四象限電流乘法器電路設(shè)計(jì)

0引言四象限模擬乘法器是模擬信號(hào)處理系統(tǒng)中的基本的組成單元，它被廣泛地應(yīng)用于調(diào)制與解調(diào)、檢波、頻率變換、自動(dòng)增益控制、模糊系統(tǒng)和神經(jīng)網(wǎng)絡(luò)等許多模擬信號(hào)處理電路中。已有一些CMOS四象限電流乘法器被提出，歸納

基于改進(jìn)的布斯算法FPGA嵌入式18×18乘法器

摘要：設(shè)計(jì)了一款嵌入FPGA的乘法器，該乘法器能夠滿足兩個(gè)18 b有符號(hào)或17 b無(wú)符號(hào)數(shù)的乘法運(yùn)算。該設(shè)計(jì)基于改進(jìn)的布斯算法，提出了一種新的布斯譯碼和部分積結(jié)構(gòu)，并對(duì)9-2壓縮樹和超前進(jìn)位加法器進(jìn)行了優(yōu)化。該乘法器

基于改進(jìn)的布斯算法FPGA嵌入式18×18乘法器

摘要：設(shè)計(jì)了一款嵌入FPGA的乘法器，該乘法器能夠滿足兩個(gè)18 b有符號(hào)或17 b無(wú)符號(hào)數(shù)的乘法運(yùn)算。該設(shè)計(jì)基于改進(jìn)的布斯算法，提出了一種新的布斯譯碼和部分積結(jié)構(gòu)，并對(duì)9-2壓縮樹和超前進(jìn)位加法器進(jìn)行了優(yōu)化。該乘法器

脈沖-寬度-高度調(diào)制乘法器原理分析

脈沖-寬度-高度調(diào)制乘法器雙稱為時(shí)間分割乘法器。這類乘法器電路原理圖如圖5.4-24A所示。圖中，三角波電壓UT和模擬輸入電壓UY相加，然后通過(guò)零電平比較器，得到不對(duì)稱方波控制電壓U2。U2的工作周期取決于UY的大小和極

測(cè)量高頻PWM實(shí)時(shí)功率的乘法器電路

除了瞬時(shí)功率外，平均和RMS功率值也是非常重要的。所有全模擬電路可以實(shí)現(xiàn)這些指標(biāo)的測(cè)量。對(duì)于電機(jī)或伺服器這些需要精確監(jiān)視或調(diào)節(jié)負(fù)載耗散功率的產(chǎn)品來(lái)說(shuō)，可以通過(guò)計(jì)算負(fù)載電壓和電流的乘積來(lái)測(cè)量實(shí)際功率。但如果

一種低壓高頻CMOS電流乘法器的設(shè)計(jì)

摘要：提出了一種新穎的高頻四象限電流乘法器電路，該乘法器使用了工作在三極管區(qū)的互補(bǔ)MOS器件，并且采用了飽和區(qū)MOS管的平方律特性。該電路采用0．35μm CMOS工藝，使用HSpice軟件仿真。仿真結(jié)果顯示，該乘法器電

無(wú)極燈工作原理/制作工藝

一、電源濾波器　　EB燈電源的核心部分是一個(gè)DC/AC逆變器，它產(chǎn)生2.65MHz的高頻功率用以點(diǎn)亮氣體放電燈泡，由此會(huì)帶來(lái)電磁干擾(EMI)和抗干擾(EMS)等問(wèn)題。故EB燈必須滿足國(guó)標(biāo)：GB/T18595-2001《一般照明設(shè)備電磁兼容

基于FPGA的高速流水線浮點(diǎn)乘法器設(shè)計(jì)與實(shí)現(xiàn)

1 引言　　在數(shù)字化飛速發(fā)展的今天，人們對(duì)微處理器的性能要求也越來(lái)越高。作為衡量微處理器 性能的主要標(biāo)準(zhǔn)，主頻和乘法器運(yùn)行一次乘法的周期息息相關(guān)。因此，為了進(jìn)一步提高微處 理器性能，開發(fā)高速高精度的乘法器

基于FPGA的高速流水線浮點(diǎn)乘法器設(shè)計(jì)與實(shí)現(xiàn)

1引言在數(shù)字化飛速發(fā)展的今天，人們對(duì)微處理器的性能要求也越來(lái)越高。作為衡量微處理器性能的主要標(biāo)準(zhǔn)，主頻和乘法器運(yùn)行一次乘法的周期息息相關(guān)。因此，為了進(jìn)一步提高微處理器性能，開發(fā)高速高精度的乘法器勢(shì)在必行

鎖相放大器技術(shù)簡(jiǎn)介

1.結(jié)構(gòu)電路圖 2.原理 鎖相放大器實(shí)際上是一個(gè)模擬的傅立葉變換器，鎖相放大器的輸出是一個(gè)直流電壓，正比于是輸入信號(hào)中某一特定頻率（參數(shù)輸入頻率）的信號(hào)幅值。而輸入信號(hào)中的其他頻率成分將不能對(duì)輸出電壓

什么是DSP芯片

什么是DSP芯片 DSP芯片，也稱數(shù)字信號(hào)處理器，是一種具有特殊結(jié)構(gòu)的微處理器。DSP芯片的內(nèi)部采用程序和數(shù)據(jù)分開的哈佛結(jié)構(gòu)，具有專門的硬件乘法器，廣泛采用流水線操作，提供特殊的DSP 指令，可以用來(lái)快速地實(shí)現(xiàn)各種

什么是DSP芯片

什么是DSP芯片

基于FPGA的24×24位低功耗乘法器的設(shè)計(jì)

通過(guò)對(duì)現(xiàn)有編碼算法的改進(jìn)，提出一種新的編碼算法，它降低功耗的方法是通過(guò)減少部分積的數(shù)量來(lái)實(shí)現(xiàn)的。因?yàn)槌朔ㄆ鞯倪\(yùn)算主要是部分積的相加，因此，減少部分積的數(shù)量可以降低乘法器中加法器的數(shù)量，從而實(shí)現(xiàn)功耗的減低。在部分積的累加過(guò)程中．又對(duì)用到的傳統(tǒng)全加器和半加器進(jìn)行了必要的改進(jìn)，避免了CMOS輸入信號(hào)不必要的翻轉(zhuǎn)，從而降低了乘法器的動(dòng)態(tài)功耗。通過(guò)在Altera公司的FPGA芯片EP2CTOF896C中進(jìn)行功耗測(cè)試，給出了測(cè)試結(jié)果，并與現(xiàn)有的兩種編碼算法進(jìn)行了比較。功耗分別降低3．5％和8．4％。

基于矩陣乘法器的MP3解碼優(yōu)化設(shè)計(jì)

介紹了MP3解碼器的工作原理，分析了各個(gè)解碼環(huán)節(jié)的計(jì)算量和消耗時(shí)間。將MP3解碼過(guò)程中耗時(shí)最多的子帶綜合濾波環(huán)節(jié)使用矩陣乘法器單元做了優(yōu)化和改進(jìn)，提出一種可大幅度提高M(jìn)P3實(shí)時(shí)解碼效率的軟硬件協(xié)同設(shè)計(jì)方法，并在SoC仿真平臺(tái)上得到實(shí)時(shí)驗(yàn)證，達(dá)到了較好的優(yōu)化效果。由于SoC的設(shè)計(jì)方法比較靈活，可以根據(jù)實(shí)際需要設(shè)計(jì)硬件模塊，所以該設(shè)計(jì)具有方便、靈活和可靠性高等特點(diǎn)，是工程實(shí)用價(jià)值較高的解碼器。

基于FPGA的24×24位低功耗乘法器的設(shè)計(jì)

通過(guò)對(duì)現(xiàn)有編碼算法的改進(jìn)，提出一種新的編碼算法，它降低功耗的方法是通過(guò)減少部分積的數(shù)量來(lái)實(shí)現(xiàn)的。因?yàn)槌朔ㄆ鞯倪\(yùn)算主要是部分積的相加，因此，減少部分積的數(shù)量可以降低乘法器中加法器的數(shù)量，從而實(shí)現(xiàn)功耗的減低。在部分積的累加過(guò)程中．又對(duì)用到的傳統(tǒng)全加器和半加器進(jìn)行了必要的改進(jìn)，避免了CMOS輸入信號(hào)不必要的翻轉(zhuǎn)，從而降低了乘法器的動(dòng)態(tài)功耗。通過(guò)在Altera公司的FPGA芯片EP2CTOF896C中進(jìn)行功耗測(cè)試，給出了測(cè)試結(jié)果，并與現(xiàn)有的兩種編碼算法進(jìn)行了比較。功耗分別降低3．5％和8．4％。

基于矩陣乘法器的MP3解碼優(yōu)化設(shè)計(jì)

介紹了MP3解碼器的工作原理，分析了各個(gè)解碼環(huán)節(jié)的計(jì)算量和消耗時(shí)間。將MP3解碼過(guò)程中耗時(shí)最多的子帶綜合濾波環(huán)節(jié)使用矩陣乘法器單元做了優(yōu)化和改進(jìn)，提出一種可大幅度提高M(jìn)P3實(shí)時(shí)解碼效率的軟硬件協(xié)同設(shè)計(jì)方法，并在SoC仿真平臺(tái)上得到實(shí)時(shí)驗(yàn)證，達(dá)到了較好的優(yōu)化效果。由于SoC的設(shè)計(jì)方法比較靈活，可以根據(jù)實(shí)際需要設(shè)計(jì)硬件模塊，所以該設(shè)計(jì)具有方便、靈活和可靠性高等特點(diǎn)，是工程實(shí)用價(jià)值較高的解碼器。

應(yīng)用乘法器的三角波－方波－正弦波發(fā)生器電路圖

采用乘法器的正交振蕩器電路圖

4象限8比特乘法器

穩(wěn)定時(shí)間電路的修正過(guò)程

　修正穩(wěn)定時(shí)間電路可獲得它聲稱的性能。這些修正可粗略地分為四種預(yù)定類別。它們是：電流開關(guān)橋驅(qū)動(dòng)脈沖整形，電路延遲，采樣門脈沖純度，以及采樣門饋通/dc 調(diào)整。修正工作需要相當(dāng)仔細(xì)地挑選儀器，還要有謹(jǐn)慎的寬