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集成芯片的可測性設計技術
0 引言 隨著集成芯片功能的增強和集成規(guī)模的不斷擴大，芯片的測試變得越來越困難，測試費用往往比設計費用還要高，測試成本已成為產(chǎn)品開發(fā)成本的重要組成部分，測試時間的長短也直接影響到產(chǎn)品上市時間進而影響
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用 FPGA 產(chǎn)生高斯白噪聲序列的一種快速方法
0 引言 短波信道存在多徑時延、多普勒頻移和擴散、高斯白噪聲干擾等復雜現(xiàn)象。為了測試短波通信設備的性能，通常需要進行大量的外場實驗。相比之下，信道模擬器能夠在實驗室環(huán)境下進行類似的性能測試，而且測試費用
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AAC音頻解碼中位數(shù)可選且自動加載移位寄存器設計
1、引言 在對采樣率為44.1kHz的AAC音頻進行解碼時，一幀的解碼時間須控制在23.22毫秒內(nèi)。且音頻中每一幀可包含1~48個聲道的數(shù)據(jù)，若遇時序要求最嚴格的場合，即一幀包含48個聲道數(shù)據(jù)，實時性則很難滿足，因此速度
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產(chǎn)生復雜碼序列的新LFSR基電路
用線性反饋移位寄存器(LFSR)產(chǎn)生碼序列對于流加密/解密是有用的。然而，這涉及冗長的LFSR，而且所產(chǎn)生的碼對防止竊聽還不夠復雜。本文給出一個產(chǎn)生冗長和復雜碼序列的非常簡單的技術，適合于采用較小長度LFSR的密碼應
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74199移位寄存器組成的延時電路圖
74199移位寄存器組成的延時電路圖:
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74199移位寄存器組成的延時電路圖
74199移位寄存器組成的延時電路圖:
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40位以內(nèi)任意長度的CRC計算及校驗的實現(xiàn)
CRC碼的計算及校驗都用到模2的多項式除法，而多項式除法可以采用帶反饋的移位寄存器來實現(xiàn)，因此，用DSP來實現(xiàn)CRC計算的關鍵是通過DSP來模擬一個移位寄存器（也就是模擬手寫多項式除法）。
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40位以內(nèi)任意長度的CRC計算及校驗的實現(xiàn)
CRC碼的計算及校驗都用到模2的多項式除法，而多項式除法可以采用帶反饋的移位寄存器來實現(xiàn)，因此，用DSP來實現(xiàn)CRC計算的關鍵是通過DSP來模擬一個移位寄存器（也就是模擬手寫多項式除法）。
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二元給定序列非線性移位寄存器的綜合與產(chǎn)生
依據(jù)非線性移位寄存器的原理，文中討論二元給定序列非線性反饋移位寄存器的綜合算法，用C語言編程，找到了產(chǎn)生該序列的非線性移位寄存器。
