采樣保持電路

檢測(cè)放大器偏移問題

您是否曾經(jīng)有過在為您的電路選擇最佳運(yùn)算放大器上花費(fèi)了大量時(shí)間但最后卻發(fā)現(xiàn)廠商基準(zhǔn)輸入的失調(diào)電壓不對(duì)的經(jīng)歷?在跨阻抗放大器、模擬濾波器、采樣保持電路、積分器、電容

采樣保持電路圖設(shè)計(jì)

采樣保持電路(采樣/保持器)又稱為采樣保持放大器。當(dāng)對(duì)模擬信號(hào)進(jìn)行A/D轉(zhuǎn)換時(shí)，需要一定的轉(zhuǎn)換時(shí)間，在這個(gè)轉(zhuǎn)換時(shí)間內(nèi)，模擬信號(hào)要保持基本不變，這樣才能保證轉(zhuǎn)換精度。采樣保持電路即為實(shí)現(xiàn)這種功能的電路。

峰值電壓采樣保持電路

峰值電壓采樣保持電路

峰值電壓采樣保持電路

峰值電壓采樣保持電路

多功能高精度的采樣保持電路圖

　　本文介紹的是一款多功能高精度的采樣保持電路圖，該電路通過使用 OPA615 高帶寬、直流恢復(fù)電路，高達(dá) 320MHz 帶寬，+/-5V 電源電壓，+/-3.5V 比較器輸出電壓擺幅，大

采樣保持電路圖

一種用于13 bit 40 MS/s流水線ADC中的采樣保持電路設(shè)計(jì)

近年來，隨著通信和多媒體市場(chǎng)的快速增長(zhǎng)，數(shù)字系統(tǒng)無論在處理能力還是處理速度上都取得了飛速的發(fā)展，因此對(duì)作為模擬信號(hào)通向數(shù)字信號(hào)橋梁的模數(shù)轉(zhuǎn)換器(ADC)的性能要求也越來越高 [1]。在各種ADC結(jié)構(gòu)中，流水線ADC在

傳統(tǒng)的模擬電壓采樣保持電路方案

有些應(yīng)用需要對(duì)一組模擬電壓的采樣進(jìn)行保持，至少有兩種傳統(tǒng)方法可以滿足這種要求。最常見的辦法是將一個(gè)經(jīng)典的模擬累加器與一個(gè)采樣保持放大器級(jí)聯(lián)。如圖1所示。經(jīng)典的模擬累加器是一個(gè)運(yùn)放加上至少三只精密電阻。這

采樣保持電路圖組成的階梯波發(fā)生器電路圖

用反饋減小漂移的采樣保持電路圖

快速采樣保持電路圖

高精度采樣保持電路圖

低漂移采樣保持電路圖

CA3080采樣保持電路圖

15V單電源采樣保持電路圖

采樣保持電路中全差分運(yùn)算放大器的設(shè)計(jì)與仿真

摘要：本文設(shè)計(jì)了一種全差分運(yùn)算放大器，對(duì)運(yùn)算放大器的AC 特性和瞬態(tài)特性進(jìn)行了仿真分析和驗(yàn)證。該運(yùn)放采用折疊式共源共柵結(jié)構(gòu)、開關(guān)電容共模反饋（SC-CMFB）電路以及低壓寬擺幅偏置電路，以實(shí)現(xiàn)在高穩(wěn)定下的高增益

采樣保持電路中全差分運(yùn)算放大器的設(shè)計(jì)與仿真

摘要：本文設(shè)計(jì)了一種全差分運(yùn)算放大器，對(duì)運(yùn)算放大器的AC 特性和瞬態(tài)特性進(jìn)行了仿真分析和驗(yàn)證。該運(yùn)放采用折疊式共源共柵結(jié)構(gòu)、開關(guān)電容共模反饋（SC-CMFB）電路以及低壓寬擺幅偏置電路，以實(shí)現(xiàn)在高穩(wěn)定下的高增益

一個(gè)用于流水線模數(shù)轉(zhuǎn)換器的高精度、低功耗采樣保持電路

介紹了一個(gè)用于高精度模數(shù)轉(zhuǎn)換器，采用0.25μmCMOS工藝的高性能采樣保持電路。該采樣保持電路的采樣頻率為20MHz，允許最大采樣信號(hào)頻率為10MHz，在電源電壓為2.5V的情況下，采樣信號(hào)全差分幅度為2V。通過采用全差分flip-around結(jié)構(gòu)，而非傳統(tǒng)的電荷傳輸構(gòu)架，因而在同等精度下，大大降低了功耗。為了提高信噪比，采用自舉開關(guān)。Hspice仿真結(jié)構(gòu)顯示：在輸入信號(hào)為5MHz的情況下，無雜散動(dòng)態(tài)范圍(SFDR)為92.4dB.該電路將被用于一個(gè)14位20MHz流水線模數(shù)轉(zhuǎn)換器。

一種用于高速ADC的采樣保持電路的設(shè)計(jì)

設(shè)計(jì)了一個(gè)用于流水線模數(shù)轉(zhuǎn)換器(pipelined ADC)前端的采樣保持電路。該電路采用電容翻轉(zhuǎn)型結(jié)構(gòu)，并設(shè)計(jì)了一個(gè)增益達(dá)到100 dB，單位增益帶寬為1 GHz的全差分增益自舉跨導(dǎo)運(yùn)算放大器

8 bit 800 Msps高速采樣保持電路的設(shè)計(jì)

為適應(yīng)目前無線通信領(lǐng)域?qū)Ω咚貯／D轉(zhuǎn)換器的要求，采用在Cadence Spectre環(huán)境下進(jìn)行仿真驗(yàn)證的方法，對(duì)高速A／D前端采樣保持電路進(jìn)行了研究。提出的高速采樣保持電路(SH)采用SiGe BiCMOS工藝設(shè)計(jì)，該工藝提供了0．35μm的CMOS和46 GHz fT的SiGe HBT?；贐iCMOS開關(guān)射極跟隨器(SEF)的SH，旨在比二極管橋SH消耗更少的電流和面積。在SH核心，電源電壓3．3 V，功耗44 mW。在相干采樣模式下，時(shí)鐘頻率為800 MHz時(shí)，其無雜波動(dòng)態(tài)范圍(SFDR)為一52．8 dB，總諧波失真(THD)為一50．4 dB，滿足8 bit精度要求。結(jié)果顯示設(shè)計(jì)的電路可以用于中精度、高速A／D轉(zhuǎn)換器。