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基于STC8G8K64U雙通道高速ADC采集板
設(shè)計(jì)采集板的目標(biāo) 設(shè)計(jì)基于STC8G8K64U單片機(jī)的高速ADC采樣板，可以為普通的電路實(shí)驗(yàn)提供快速波形采樣的模塊。 該模塊也可以應(yīng)用于全國大學(xué)生智能車競賽聲音信標(biāo)組數(shù)據(jù)采集實(shí)驗(yàn)中，作為向同學(xué)們介紹的解決方案，明天給出相應(yīng)實(shí)驗(yàn)結(jié)果。 設(shè)計(jì)采樣板的技術(shù)指標(biāo)：
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高速ADC電源設(shè)計(jì)方案
當(dāng)今許多應(yīng)用要求高速采樣模數(shù)轉(zhuǎn)換器(ADC)具有12位或以上的分辨率，以便用戶能夠進(jìn)行更精確的系統(tǒng)測量。遺憾的是，更高的分辨率也意味著系統(tǒng)對噪聲更加敏感。系統(tǒng)分辨率每提
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了解高速ADC的交流特性
在消費(fèi)、醫(yī)療、汽車甚至工業(yè)領(lǐng)域，越來越多的電子產(chǎn)品利用高速信號技術(shù)來進(jìn)行數(shù)據(jù)和語音通信、音頻和成像應(yīng)用。盡管這些應(yīng)用類別處理的信號具有不同帶寬，且相應(yīng)使用不同的轉(zhuǎn)換器架構(gòu)，但比較候選ADC(模數(shù)轉(zhuǎn)換器)及
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解析高速ADC和DAC與FPGA的配合使用
許多數(shù)字處理系統(tǒng)都會使用FPGA，原因是FPGA有大量的專用DSP以及block RAM資源，可以用于實(shí)現(xiàn)并行和流水線算法。因此，通常情況下，F(xiàn)PGA都要和高性能的ADC和DAC進(jìn)行接口
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基于DSP的高速AD采集系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)
摘要：在某綜合控制計(jì)算機(jī)系統(tǒng)中為了實(shí)現(xiàn)對多路AD信號實(shí)時(shí)高精度采集，采用了以TMS320C6713B為核心，與AD7656芯片相組合的高精度、實(shí)時(shí)A/D數(shù)據(jù)采集砹計(jì)實(shí)現(xiàn)方案。重點(diǎn)分析硬件接口電路的設(shè)計(jì)、PCB設(shè)計(jì)中應(yīng)注意的問題
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了解高速ADC的數(shù)字輸出選擇
要點(diǎn)1.高端儀表促進(jìn)了更快的ADC速度和更多的通道數(shù)與密度，設(shè)計(jì)者必須評估轉(zhuǎn)換器的輸出格式，以及基本的轉(zhuǎn)換性能。2.主要的輸出選項(xiàng)是CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)、LVDS(低
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了解高速ADC的數(shù)字輸出選擇
要點(diǎn)1.高端儀表促進(jìn)了更快的ADC速度和更多的通道數(shù)與密度，設(shè)計(jì)者必須評估轉(zhuǎn)換器的輸出格式，以及基本的轉(zhuǎn)換性能。2.主要的輸出選項(xiàng)是CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)、LVDS(低
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時(shí)間交替超高速ADC技術(shù)解析
采用時(shí)間交替模數(shù)轉(zhuǎn)換器(ADC)，以每秒數(shù)十億次的速度采集同步采樣模擬信號，對于設(shè)計(jì)工程師來說，這是一項(xiàng)極大的技術(shù)挑戰(zhàn)，需要非常完善的混合信號電路。時(shí)間交替的根本目標(biāo)
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可編程能力使高速ADC實(shí)現(xiàn)更多特性并進(jìn)行性能折衷
多年來，高速信號轉(zhuǎn)換系統(tǒng)中的模數(shù)轉(zhuǎn)換器(ADC)所使用的典型流水線架構(gòu)包含了取樣波形所需的所有功能，這些功能被集成進(jìn)同一封裝中： 1. 某種形式的跟蹤保持電路，可保持
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如何挑選一個(gè)高速ADC
高速ADC的性能特性對整個(gè)信號處理鏈路的設(shè)計(jì)影響巨大。系統(tǒng)設(shè)計(jì)師在考慮ADC對基帶影響的同時(shí)，還必須考慮對射頻(RF)和數(shù)字電路系統(tǒng)的影響。由于ADC位于模擬和數(shù)字區(qū)域之間，評價(jià)和選擇的責(zé)任常常落在系統(tǒng)設(shè)計(jì)師身上
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3GSps超高速ADC系統(tǒng)設(shè)計(jì)解決方案
包含千兆采樣率ADC的系統(tǒng)設(shè)計(jì)會遇到許多復(fù)雜情況。面臨的主要挑戰(zhàn)包括時(shí)鐘驅(qū)動(dòng)、模擬輸入級和高速數(shù)字接口。本文探討了如何才能克服這些挑戰(zhàn)，并給出了在千兆赫茲的速度下進(jìn)行系統(tǒng)優(yōu)化的方法。在討論中，時(shí)鐘設(shè)計(jì)、差
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為高速ADC選擇最佳的緩沖放大器
Maxim 高速ADC MAX12559 MAX2055 MAX2027 緩沖器現(xiàn)代通信系統(tǒng)創(chuàng)新設(shè)計(jì)主要表現(xiàn)在直接變頻和高中頻架構(gòu)，全數(shù)字接收機(jī)的設(shè)計(jì)目標(biāo)要求模數(shù)轉(zhuǎn)換器(ADC)以更高的采樣率提供更高的分辨率(擴(kuò)大系統(tǒng)的動(dòng)態(tài)范圍)。在新興的3G
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基于FPGA的高速AD轉(zhuǎn)換
摘要：在雷達(dá)設(shè)計(jì)中，需要對接收到的信號首先進(jìn)行模數(shù)轉(zhuǎn)換，其轉(zhuǎn)換速度和準(zhǔn)確性直接決定了之后FFT等運(yùn)算的準(zhǔn)確性，最終影響雷達(dá)測量精度。介紹了一種基于FPGA，利用芯片ADS7890實(shí)現(xiàn)一種快速14位串行AD轉(zhuǎn)換，對系統(tǒng)的
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基于FPGA的高速AD轉(zhuǎn)換
摘要：在雷達(dá)設(shè)計(jì)中，需要對接收到的信號首先進(jìn)行模數(shù)轉(zhuǎn)換，其轉(zhuǎn)換速度和準(zhǔn)確性直接決定了之后FFT等運(yùn)算的準(zhǔn)確性，最終影響雷達(dá)測量精度。介紹了一種基于FPGA，利用芯片ADS7890實(shí)現(xiàn)一種快速14位串行AD轉(zhuǎn)換，對系統(tǒng)的
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基于FPGA的高速AD轉(zhuǎn)換
摘要：在雷達(dá)設(shè)計(jì)中，需要對接收到的信號首先進(jìn)行模數(shù)轉(zhuǎn)換，其轉(zhuǎn)換速度和準(zhǔn)確性直接決定了之后FFT等運(yùn)算的準(zhǔn)確性，最終影響雷達(dá)測量精度。介紹了一種基于FPGA，利用芯片ADS7890實(shí)現(xiàn)一種快速14位串行AD轉(zhuǎn)換，對系統(tǒng)的
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兩類高速ADC之間選擇：有緩沖和無緩沖
“有緩沖”或“無緩沖”考慮輸入阻抗的影響時(shí)，設(shè)計(jì)人員一般可以在兩類高速ADC之間選擇：有緩沖和無緩沖(即采用開關(guān)電容)。雖然有許多不同的轉(zhuǎn)換器拓?fù)浣Y(jié)構(gòu)可供選擇，但本文討論的應(yīng)用僅涉及流水
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ADC沒有輸入信號，為什么輸出數(shù)據(jù)位仍不斷變化
問：我的ADC沒有輸入信號，為什么輸出數(shù)據(jù)位仍在不斷變化？答：不熟悉高速ADC的人可能會認(rèn)為：在靜態(tài)模擬輸入下，轉(zhuǎn)換器的數(shù)字輸出將保持恒定。這種看法就如同期望在沒有輸入信號的情況下運(yùn)算放大器僅輸出直流失調(diào)電
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基于FPGA的高速AD轉(zhuǎn)換
摘要：在雷達(dá)設(shè)計(jì)中，需要對接收到的信號首先進(jìn)行模數(shù)轉(zhuǎn)換，其轉(zhuǎn)換速度和準(zhǔn)確性直接決定了之后FFT等運(yùn)算的準(zhǔn)確性，最終影響雷達(dá)測量精度。介紹了一種基于FPGA，利用芯片ADS7890實(shí)現(xiàn)一種快速14位串行AD轉(zhuǎn)換，對系統(tǒng)的
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解析基于開關(guān)電源驅(qū)動(dòng)的高速ADC設(shè)計(jì)方案
系統(tǒng)設(shè)計(jì)人員正面臨越來越多的挑戰(zhàn)，他們必須在不降低系統(tǒng)元件(如高速資料轉(zhuǎn)換器)性能的情況下讓設(shè)計(jì)最大程度地實(shí)現(xiàn)節(jié)能。設(shè)計(jì)人員們可能轉(zhuǎn)而採用許多以電池供電的應(yīng)用(如某種手持終端、軟體無線設(shè)備或可攜式超音波掃
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基于FPGA的高速AD轉(zhuǎn)換
摘要：在雷達(dá)設(shè)計(jì)中，需要對接收到的信號首先進(jìn)行模數(shù)轉(zhuǎn)換，其轉(zhuǎn)換速度和準(zhǔn)確性直接決定了之后FFT等運(yùn)算的準(zhǔn)確性，最終影響雷達(dá)測量精度。介紹了一種基于FPGA，利用芯片ADS7890實(shí)現(xiàn)一種快速14位串行AD轉(zhuǎn)換，對系統(tǒng)的
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