VHDL語言
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基于VHDL語言的作息時間控制器設(shè)計
摘要:針對原來簡單的EDA技術(shù)在實際應(yīng)用中存在的問題,提出了一種基于VHDL語言的作息時間控制器設(shè)計方法,對分頻模塊、時間調(diào)整模塊、計數(shù)器模塊以及顯示模塊這4個功能模塊的設(shè)計進行了詳細分析。
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基于VHDL語言的作息時間控制器設(shè)計
摘要:針對原來簡單的EDA技術(shù)在實際應(yīng)用中存在的問題,提出了一種基于VHDL語言的作息時間控制器設(shè)計方法,對分頻模塊、時間調(diào)整模塊、計數(shù)器模塊以及顯示模塊這4個功能模塊的設(shè)計進行了詳細分析。
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VHDL語言入門
VHDL 的注釋以兩個連字符“--”開始，到該行尾自動結(jié)束，不支持成塊的注釋語句。 VHDL設(shè)計實體的組成：庫和程序包(Library,Package),實體(Entity),結(jié)構(gòu)體(Architecture),配置(Configuration).
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采用CPLD/FPGA的VHDL語言電路優(yōu)化原理設(shè)計
VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標準硬件描述語言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來的。它是一種面向設(shè)計、
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全數(shù)字鎖相環(huán)的設(shè)計及分析
1 引 言 鎖相環(huán)是一種能使輸出信號在頻率和相位上與輸入信號同步的電路，即系統(tǒng)進入鎖定狀態(tài)(或同步狀態(tài))后，震蕩器的輸出信號與系統(tǒng)輸入信號之間相差為零，或者保持為
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基于VHDL語言的數(shù)字頻率計的設(shè)計方案
1.引言 數(shù)字頻率計是通訊設(shè)備、計算機、電子產(chǎn)品等生產(chǎn)領(lǐng)域不可缺少的測量儀器。由于硬件設(shè)計的器件增加，使設(shè)計更加復雜，可靠性變差，延遲增加，測量誤差變大。通過使用EDA技術(shù)對系統(tǒng)功能進行
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基于FPGA的AD7862接口電路設(shè)計
針對在自動控制系統(tǒng)設(shè)計領(lǐng)域和通信領(lǐng)域中有著廣泛運用的AD7862芯片，介紹了一種基于FPGA的驅(qū)動接口電路的設(shè)計。闡述了 AD7862的特點及基本功能，以及基于這些功能特點的驅(qū)動時序，并以此時序為基礎(chǔ)在FPGA芯片中實現(xiàn)了AD7862的驅(qū)動電路。給出了主要的VHDL 代碼以及最終的仿真測試結(jié)果，實現(xiàn)了對AD7862芯片的穩(wěn)定可靠驅(qū)動，同時也驗證了所設(shè)計驅(qū)動電路的正確性。
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EDA技術(shù)在數(shù)字系統(tǒng)設(shè)計分析中的應(yīng)用
隨著電子工程與計算機科學(EECS)的迅猛發(fā)展，數(shù)字電路系統(tǒng)的發(fā)展也十分迅速。電子器件在最近幾十年經(jīng)歷了從小規(guī)模集成電路(SSI)、中規(guī)模集成電路(MSI)到大規(guī)模集成電路(LSI)以至超大規(guī)模集成電路(VLSI)的發(fā)展歷程。從簡單可編程器件到高密度可編程器件，設(shè)計方法也在從根本上發(fā)生轉(zhuǎn)變，由原來的手工設(shè)計到現(xiàn)在的電子設(shè)計自動化(EDA)設(shè)計。
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一種基于CPLD的DMA控制器IP核設(shè)計
但是由于8013硬件結(jié)構(gòu)和指令系統(tǒng)的限制，當需要高速率大批量數(shù)據(jù)傳送時，數(shù)據(jù)吞吐速率往往不能滿足設(shè)計要求。即使采用提升振蕩器頻率的辦法，結(jié)果仍不盡如人意，所以尋找一種新的數(shù)據(jù)傳輸方法顯得很有必要，這不僅使人想到通用計算機的DMA數(shù)據(jù)傳輸技術(shù)。
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EDA技術(shù)在數(shù)字系統(tǒng)設(shè)計分析中的應(yīng)用
隨著電子工程與計算機科學(EECS)的迅猛發(fā)展，數(shù)字電路系統(tǒng)的發(fā)展也十分迅速。電子器件在最近幾十年經(jīng)歷了從小規(guī)模集成電路(SSI)、中規(guī)模集成電路(MSI)到大規(guī)模集成電路(LSI
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航天科工304所成功立項兩項可編程邏輯器件軟件國軍標
21ic訊 近日，航天科工304所申報的兩項可編程邏輯器件軟件國家軍用標準《軍用可編程邏輯器件軟件編程語言安全子集 VHDL語言篇》、《軍用可編程邏輯器件軟件文檔編制規(guī)范》成功獲得總裝立項批復。本次新立項的國軍標
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VHDL語言應(yīng)用實例指導
VHDL中的標識符可以是常數(shù)、變量、信號、端口、子程序或參數(shù)的名字。使用標識符要遵守如下法則：·標識符由字母(A…Z;a…z)、數(shù)字和下劃線字符組成。·任何標識符必須以英文字母開頭。&mid
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基于CPLD／FPGA的VHDL語言電路優(yōu)化設(shè)計
杜志傳，鄭建立(上海理工大學 醫(yī)療器械與食品學院 上海 200093)0 引 言VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標準硬件描述語言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)
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采用CPLD/FPGA的VHDL語言電路優(yōu)化原理設(shè)計
VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標準硬件描述語言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來的。它是一種面向設(shè)計、多層次的硬件描述語言，是集行為描述、RT
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單片機多機冗余設(shè)計及控制模塊的VHDL語言描述
本文提出一種表決式單片機多機冗余設(shè)計方案。該方案不同于中央系統(tǒng)的多機冗余設(shè)計。大規(guī)模系統(tǒng)冗余大多采用完善而復雜的機間通訊協(xié)議實現(xiàn)系統(tǒng)重構(gòu)，不太注重系統(tǒng)的實時性。本方案結(jié)構(gòu)簡單，易于實現(xiàn)，具有極強的實時
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一種基于VHDL語言的全數(shù)字鎖相環(huán)的實現(xiàn)
隨著集成電路技術(shù)的不斷進步，數(shù)字化應(yīng)用逐漸普及，在數(shù)字通信、電力系統(tǒng)自動化等方面越來越多地運用了數(shù)字鎖相環(huán)。它的好處在于免去了模擬器件的繁瑣，而且成本低、易實現(xiàn)、省資源。本文綜合以上考慮，在一片F(xiàn)PGA
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FCSR原理及其VHDL語言的實現(xiàn)
摘 要：偽隨機序列發(fā)生器是序列密碼設(shè)計中的重要環(huán)節(jié)，F(xiàn)CSR是其中一類重要思想。本文介紹了FCSR的特性和產(chǎn)生方法，并用VHDL語言予以實現(xiàn)，給出FCSR序列的主程序和仿真波形，最后指出需要注意的問題。關(guān)鍵詞：進位移
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基于VHDL語言的FPGA簡易數(shù)字鐘設(shè)計
作為一個菜鳥我很愿意分享下我做的一些小東西，記得一年前好像少幾天吧，看記錄是2009年5月19日我用51單片機做數(shù)字鐘的情景，那個時候用匯編，焦頭爛額，做了三天，還請教了老師。哎，現(xiàn)在都已經(jīng)用C了，而且重心已經(jīng)
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VHDL語言為核心的EDA技術(shù)在醫(yī)學中的應(yīng)用
0 引言VHDL超高速集成電路硬件描述語言是隨著集成電路系統(tǒng)化和高度集成化逐步發(fā)展起來的，是一種用于數(shù)字系統(tǒng)設(shè)計、測試，面向多領(lǐng)域、多層次的IEEE標準硬件描述語言。它從20世紀70年代作為電路設(shè)計工具誕生于美國國
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基于VHDL語言的IP核驗證
引言 在IC(integrated circuit．集成電路)發(fā)展到超大規(guī)模階段的今天，基于IP(Intellectual Property，知識產(chǎn)權(quán))核的IC設(shè)計及其再利用是保證SoC(system onchip，片上系統(tǒng))開發(fā)效率和質(zhì)量的重要手段。如果能
