摘要:為降低設(shè)計(jì)成本,縮短設(shè)計(jì)周期,提出一種基于VHDL的洗衣機(jī)控制器的設(shè)計(jì)方案。該方案采用模塊化的設(shè)計(jì)思想,并使用狀態(tài)機(jī)完成控制模塊的設(shè)計(jì)。整個(gè)系統(tǒng)在QuartusⅡ開發(fā)平臺(tái)上完成設(shè)計(jì)、編譯和仿真,并在FPGA硬件
概述隨著電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)的發(fā)展,可編程邏輯器件FPGA/CPLD已經(jīng)在許多方面得到了廣泛應(yīng)用,而UART(通用異步收發(fā)器) 是在數(shù)字通信和控制系統(tǒng)中廣泛使用的串行數(shù)據(jù)傳輸協(xié)議。因此越來越多用戶根據(jù)自己的需要,
數(shù)字化是電子設(shè)計(jì)發(fā)展的必然趨勢(shì),EDA 技術(shù)綜合了計(jì)算機(jī)技術(shù)、集成電路等在不斷向前發(fā)展,給電子設(shè)計(jì)領(lǐng)域帶來了一種全新的理念。本文筆者首先簡(jiǎn)單對(duì)EDA 技術(shù)的概念做了一個(gè)介紹,接著詳細(xì)闡述了EDA 技術(shù)的幾種典型特點(diǎn),討論了EDA技術(shù)在電子設(shè)計(jì)中的應(yīng)用及一般流程,最后從細(xì)謹(jǐn)態(tài)度出發(fā),根據(jù)經(jīng)驗(yàn),提出了幾點(diǎn)注意事項(xiàng)。
摘要:文中詳細(xì)介紹了QPSK技術(shù)的工作原理和QPSK調(diào)制、解調(diào)的系統(tǒng)設(shè)計(jì)方案,并通過VHDL語言編寫調(diào)制解調(diào)程序和QuaitusII軟件建模對(duì)程序進(jìn)行仿真,通過引腳鎖定,下載程序到FPGA芯片EP1K30TC144-3中驗(yàn)證。軟件仿真和硬
摘要:濕度計(jì)是一種常用的檢測(cè)儀器,文中利用FPGA器件與HS1101濕度傳感器設(shè)計(jì)實(shí)現(xiàn)了一種簡(jiǎn)易的數(shù)字濕度計(jì),用于檢測(cè)室內(nèi)濕度。該濕度計(jì)具有結(jié)構(gòu)簡(jiǎn)單、測(cè)量準(zhǔn)確性高、穩(wěn)定性好等優(yōu)點(diǎn)。 關(guān)鍵詞:濕度;濕度傳感器;VH
Petri網(wǎng)是異步并發(fā)系統(tǒng)建模與分析的一種重要工具,1962年由德國科學(xué)家C.A.Petri博士創(chuàng)立。40多年來,Petri網(wǎng)理論得到了很大的豐富和發(fā)展,其應(yīng)用領(lǐng)域也在不斷擴(kuò)大,越來越受到國際同行的重視,已成為計(jì)算機(jī)、自動(dòng)化和
在高速實(shí)時(shí)或者非實(shí)時(shí)信號(hào)處理系統(tǒng)當(dāng)中,使用大容量存儲(chǔ)器實(shí)現(xiàn)數(shù)據(jù)緩存是一個(gè)必不可少的環(huán)節(jié),也是系統(tǒng)實(shí)現(xiàn)中的重點(diǎn)和難點(diǎn)之一。SDRAM(同步動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器)具有價(jià)格低廉、密度高、數(shù)據(jù)讀寫速度快的優(yōu)點(diǎn),從而成
摘 要:通用異步串行接口(Universal AsynchrONous Receiver TraNSmitter,UART)在通信、控制等領(lǐng)域得到了廣泛應(yīng)用。根據(jù)UART接口特點(diǎn)和應(yīng)用需求,以提高VHDL設(shè)計(jì)的穩(wěn)定性和降低功耗為目標(biāo),本文討論了UART接口中時(shí)鐘
隨著科技日新月異的發(fā)展,在現(xiàn)代生活中,彩燈作為一種景觀,安裝在建筑物的適當(dāng)?shù)胤揭皇亲鳛檠b飾增添節(jié)日氣氛,二是有一種廣告宣傳的作用;用在舞臺(tái)上增強(qiáng)晚會(huì)燈光效果。對(duì)動(dòng)態(tài)燈光實(shí)時(shí)控制的裝置很多,如電腦編程4路
摘要: 基于FPGA/CPLD的UART設(shè)計(jì)眾多,本文分析了3倍頻采樣方法存在的不足,同時(shí)分析了16倍頻采樣對(duì)起始位檢測(cè)的可靠性,并給出相關(guān)的VHDL硬件描述語言程序代碼。關(guān)健詞: 異步數(shù)據(jù);UART;FPGA/CPLD;VHDL概述隨著電子
一、多路彩燈控制器設(shè)計(jì)原理設(shè)計(jì)一個(gè)彩燈控制程序器??梢詫?shí)現(xiàn)四種花型循環(huán)變化,有復(fù)位開關(guān)。整個(gè)系統(tǒng)共有三個(gè)輸入信號(hào)CLK,RST,SelMode,八個(gè)輸出信號(hào)控制八個(gè)彩燈。時(shí)鐘信號(hào)CLK脈沖由系統(tǒng)的晶振產(chǎn)生。各種不同花
EDA技術(shù)是以計(jì)算機(jī)為工具完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設(shè)計(jì)仿真等工作。電路設(shè)計(jì)者只需要完成對(duì)系統(tǒng)功能的描述,就可以由計(jì)算機(jī)軟件進(jìn)行系統(tǒng)處理,最后得到設(shè)計(jì)結(jié)果,并且修改設(shè)計(jì)方案如同修改軟件一樣方便。利用
現(xiàn)代化生產(chǎn)和科學(xué)研究對(duì)圖像采集系統(tǒng)的要求日益提高。傳統(tǒng)的圖像采集卡速度慢、處理功能簡(jiǎn)單,不能很好地滿足特殊要求,因此,我們構(gòu)建了高速圖像采集系統(tǒng)。它主要包括圖像采集模塊、圖像低級(jí)處理模塊以及總線接口模
本設(shè)計(jì)采用可編程芯片和VHDL語言進(jìn)行軟硬件設(shè)計(jì),不但可使硬件大為簡(jiǎn)化,而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達(dá)到50 MHz,因而計(jì)時(shí)精度很高。本設(shè)計(jì)采用逐位設(shè)定預(yù)置時(shí)間,其最長(zhǎng)時(shí)間設(shè)定可長(zhǎng)達(dá)99小
基于VHDL的直流電機(jī)控制功能模塊設(shè)計(jì)
基于VHDL和FPGA的多種分頻實(shí)現(xiàn)方法介紹
ModelSim是工業(yè)界最優(yōu)秀的語言仿真器,它提供最友好的調(diào)試環(huán)境,是作FPGA、ASIC設(shè)計(jì)的RTL級(jí)和門級(jí)電路仿真的首選。它支持PC和UNIX、LINUX平臺(tái),是單一內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技
ModelSim/QuestaSim功能及仿真介紹
近年來,DSP在SVPWM(空間矢量脈寬調(diào)制)控制領(lǐng)域得到了廣泛應(yīng)用。但是使用DSP單核心的控制方法仍然存在一些缺陷:基于軟件的:DSP在實(shí)現(xiàn)SVPWM觸發(fā)信號(hào)時(shí)需要較長(zhǎng)的時(shí)鐘周期;微處理器中不確定的中斷響應(yīng)會(huì)導(dǎo)致PWM脈沖的
摘要:為了能夠更簡(jiǎn)潔嚴(yán)謹(jǐn)?shù)孛枋鯩TM總線的主模塊有限狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換,同時(shí)減少FPGA芯片功耗,提高系統(tǒng)穩(wěn)定性,文中在分析MTM總線結(jié)構(gòu)和主模塊有限狀態(tài)機(jī)模型的基礎(chǔ)上,基于VHDL語言采用“單進(jìn)程”式對(duì)該