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基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路
摘 要： 具體介紹了基于CPLD器件設(shè)計(jì)單穩(wěn)態(tài)窄脈沖展寬電路的詳細(xì)過程和這種單穩(wěn)態(tài)窄脈沖展寬電路的特點(diǎn)，給出了相應(yīng)的時(shí)序仿真波形，提出了提高展寬脈沖寬度精確度的方法。關(guān)鍵詞? CPLD器件 單穩(wěn)態(tài) 脈沖信號 時(shí)序仿
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可編程ASIC器件主從式下載開發(fā)系統(tǒng)的設(shè)計(jì)
1 引言當(dāng)前在EDA領(lǐng)域，只要具備臺式或筆記本電腦并裝有工具軟件，就可以方便地對可編程ASIC（CPLD/FPGA）進(jìn)行設(shè)計(jì)開發(fā)，在系統(tǒng)可編程（ISP）器件為我們提供了這種便利條件。ISP方式雖然可以用一根下載電纜代替了編程
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Axcelerator FPGA器件實(shí)現(xiàn)在工業(yè)溫度范圍內(nèi)工作
Actel公司業(yè)已推出多種符合工業(yè)規(guī)范的高性能非易失性現(xiàn)場可編程門陣列(FPGA器件。這些新的工業(yè)級單芯片Axcelerator器件具有高達(dá)2百萬個(gè)系統(tǒng)門的密度。公司"保證這些器件在-40~+85℃的環(huán)境溫度下工作"。這一擴(kuò)大的工作
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FPGA器件的競爭與冒險(xiǎn)現(xiàn)象及消除方法
摘 要:現(xiàn)場可編程門陣列(FPGA)由于其內(nèi)部構(gòu)成,容易引起競爭冒險(xiǎn)現(xiàn)象,從而使電路工作的穩(wěn)定性大受影響,電路也容易產(chǎn)生誤動(dòng)作,以致產(chǎn)生意想不到的后果。本文詳細(xì)介紹了冒險(xiǎn)現(xiàn)象的產(chǎn)生,并結(jié)合實(shí)例介紹了消除競爭冒險(xiǎn)現(xiàn)
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基于可編程模擬器件在小信號測量系統(tǒng)中的應(yīng)用
1 引 言 在系統(tǒng)可編程模擬電路(In System ProgrammabilityProgrammable Analog Circuits，ispPAC)是可編程模擬器件的一種，其內(nèi)部有可編程的模擬單元(如放大、比較、濾波)，他可在不脫離所在應(yīng)用系統(tǒng)的情況下，通
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新型PLD器件融合了FPGA和CPLD的優(yōu)勢
傳統(tǒng)上由高密度FPGA及CPLD電源管理設(shè)計(jì)">CPLD器件和低容量FPGA支持的應(yīng)用現(xiàn)在有了一個(gè)新的選擇，即Lattice半導(dǎo)體公司開發(fā)的MachXO系列邏輯器件，它具有更低成本和更多的性能。Lattice利用一個(gè)基于查找表的邏輯結(jié)構(gòu)的
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萊迪思推出業(yè)界首個(gè)真正的90納米非易失FPGA器件
萊迪思半導(dǎo)體公司日前公布了其第三代非易失FPGA器件，LatticeXP2系列。LatticeXP2具有增強(qiáng)的性能，雙倍增加的邏輯容量達(dá)40K查找表（LUT）、性能改進(jìn)了25%、還加入了專用DSP塊，而每個(gè)功能的價(jià)格減少達(dá)50%。對1.2伏加
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Silicon Laboratories推出支持輸出頻率可編程的XO和VCXO器件
Silicon推出一款支持輸出頻率可編程的振蕩器 (XO) 和壓控振蕩器 (VCXO)。Si570/1系列采用公司專利的DSPLL技術(shù)和業(yè)界標(biāo)準(zhǔn)的I2C接口，通過對I2C接口的操作，一顆器件就能產(chǎn)生10MHz到1.4GHz的任何輸出頻率，同時(shí)將均方根
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Actel推出用于可編程邏輯器件的4×4mm封裝
Actel公司宣布為其低功耗5μW IGLOO現(xiàn)場可編程門陣列(FGPA)推出焊球間距僅為0.4mm的4mm封裝。全新封裝的Actel器件與其現(xiàn)有小型8×8mm和5×5mm封裝相輔相成，新封裝器件可為設(shè)計(jì)人員帶來4倍更高的密度、3倍更多的I/O，
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基于IGBT器件的大功率DC/DC電源技術(shù)方案
導(dǎo)讀：本文介紹的是主要要求不可避免地需采用電源并聯(lián)技術(shù)，即功率管并聯(lián)或電源裝置的并聯(lián)。對于20kA直流電源，若采用功率管IGBT并聯(lián)，每個(gè)橋臂則至少需15只功率管并聯(lián)，這
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Actel推出業(yè)界首款用于可編程邏輯器件的4x4 mm封裝（圖）
Actel公司宣布為其低功耗5μW IGLOO現(xiàn)場可編程門陣列 (FGPA) 推出焊球間距僅為0.4mm的4mm封裝，是目前市場上體積最小的可編程邏輯器件封裝，為業(yè)界發(fā)展奠下了重要的里程碑。全新封裝的Actel器件與其現(xiàn)有小型8x8 mm 和
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Actel推出用于可編程邏輯器件的小體積封裝
Actel公司宣布為其低功耗5μW IGLOO現(xiàn)場可編程門陣列(FGPA)推出焊球間距僅為0.4mm的4mm封裝，是目前市場上體積最小的可編程邏輯器件封裝，為業(yè)界發(fā)展奠下了重要的里程碑。全新封裝的Actel器件與其現(xiàn)有小型8×8 mm和5
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Cypress具有更高可編程模擬性能的PSoC器件
Cypress半導(dǎo)體公司推出一款具備增強(qiáng)型模數(shù)轉(zhuǎn)換器 (ADC) 的全新 PSoC? 混合信號陣列，不僅能夠顯著加速模擬采樣的速率，而且其更高的 8k 閃存存儲器容量還能支持復(fù)雜的算法處理功能。CY8C23x33 是CypressPSoC 旗艦系列
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FPGA器件選型研究
1 引 言 現(xiàn)場可編程門陣列FPGA有集成度高、體積小、靈活可重配置、實(shí)驗(yàn)風(fēng)險(xiǎn)小等優(yōu)點(diǎn)，在復(fù)雜數(shù)字系統(tǒng)中得到了越來越廣泛的應(yīng)用。隨著FPGA技術(shù)的成熟和不斷飛速發(fā)展，數(shù)字電路的設(shè)計(jì)只需一片F(xiàn)PGA器件、一些存儲設(shè)備和
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選擇高效ESD保護(hù)器件的訣竅
隨著更新的集成電路(IC)技術(shù)采用更小的幾何尺寸和更低的工作電壓，不斷更新?lián)Q代的便攜產(chǎn)品對靜電放電(ESD)電壓損害越來越敏感。有鑒于此，手機(jī)、MP3播放器和數(shù)碼相機(jī)等便攜產(chǎn)品的設(shè)計(jì)人員必須評估各種可供選擇的ESD保
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復(fù)制邏輯以提高器件的工作速度
復(fù)制邏輯的原理類似于復(fù)制寄存器，當(dāng)某個(gè)邏輯的輸出延遲較大時(shí)，可以采用復(fù)制邏輯的方式來縮短網(wǎng)線的路徑，如圖所示。 圖 復(fù)制邏輯以提高器件的工作速度來源:ks990次
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可編程邏器件應(yīng)用SRLC 16
在Xilinx的FPGA中，4輸入的查找表可以配置成一個(gè)16位的移位寄存器來使用。這對于一些移位寄存器應(yīng)用很多的場合，可有效地提高資源的利用率，節(jié)省邏輯資源。本節(jié)將會(huì)以4輸入的查找表為例，詳細(xì)介紹SRLC16的應(yīng)用。對于
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FPGA器件配置電平和接口標(biāo)準(zhǔn)
Xilinx的所有FPGA器件都基于SRAM的內(nèi)部結(jié)構(gòu)，因此為在每次FPGA加電后開始工作之前必須將配置數(shù)據(jù)加載到器件內(nèi)部的SRAM中，這個(gè)過程稱為“配置”。(Configuration)。配置完成之后，F(xiàn)PGA復(fù)位其寄存器，使能各個(gè)輸?shù)遁敵?/p>
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FPGA器件配置模式
只有成功配置可編程邏輯器件FPGA之后，器件才能正常工作。Xilinx FPGA的配置有3種模式，分別為并行(SelectMap)、串行(Serial)和邊界掃描(Boundary Scan)模式。當(dāng)然Virtex-5和Spartan-3E／3A的器件有更多的配置模式，
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FPGA器件配置流程
Xilinx的FPGA器件配置流程共有4個(gè)階段，每個(gè)階段分別執(zhí)行不同的命令和操作。這4個(gè)階段分別為配置存儲器清除、初始化、裝入配置數(shù)據(jù)和啟動(dòng)器件，下面以Spartan-3的加載為例說明這個(gè)過程。 (1)配置存儲器清除階段(如圖
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