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基于DDS頻率源的設(shè)計與實現(xiàn)
摘要 介紹了DDS的基本工作原理，闡述了DDS技術(shù)局限性，最終實現(xiàn)了一種基于FPGA+DDS可縭編程低相位噪聲的頻率源，輸出信號范圍170～228 MHz。測試結(jié)果表明，該頻率源具有高頻率分辨率和低相位噪聲等特點，能夠滿足通信
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任意波形發(fā)生器簡介
一、認識信號源用來產(chǎn)生各種測試信號的儀器稱為信號發(fā)生器或簡稱信號源。它可作為各種仿真信號或激勵信號廣泛用于各類整機、系統(tǒng)及部件、元器件的測試中。例如，用信號源產(chǎn)生某種調(diào)制信號輸入給接收機，用來測試接收
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DDS技術(shù)在高頻石英晶體測試系統(tǒng)中的應(yīng)用
摘要：在此介紹了一種以DDS芯片AD9912作為信號源的高頻石英晶體測試系統(tǒng)。AD9912是一款直接數(shù)字頻率合成芯片。一方面，AD9912內(nèi)部時鐘速度可高迭1 GSPS，并集成了14位數(shù)／模轉(zhuǎn)換器，可以直接輸出400 MHz信號，另一方
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基于AD9912鏡像頻率的應(yīng)用
摘要：常規(guī)DDS頻率合成方案無法合成超過1／2采樣頻率的信號頻率，這給DDS器件的應(yīng)用帶來了很大限制。在實際應(yīng)用中通過對DDS器件的輸出信號頻譜進行分析發(fā)現(xiàn)，其頻譜中除包含設(shè)計頻率以外還包含特高頻(UHF)頻段的鏡像
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控件在智能勘驗儀器裝置的運用
當(dāng)頻率設(shè)置數(shù)據(jù)為K，參考頻率為fr，相位累加器位數(shù)為N時，DDS輸出的信號頻率為fout=(frK)/2N.雖然理論上DDS的輸出頻率可從直流一直到fr/2，但考慮到濾波器的邊緣陡度及輸出信號的頻譜純度，實際的輸出頻率一般從直流
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基于LPC2132數(shù)字信號源的設(shè)計與實現(xiàn)
摘要：介紹了基于LPC2132為主控芯片的數(shù)字信號發(fā)生器的設(shè)計方法，分別采用直接數(shù)字頻率合成(DDS)芯片和可編程邏輯器件(CPLD)產(chǎn)生正弦波、方波和三角波，并設(shè)計了模擬信號放大與增益控制電路。通過鍵盤可方便的切換不
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DDS的工作原理
DDS的基本原理是利用采樣定理，通過查表法產(chǎn)生波形。DDS的結(jié)構(gòu)有很多種，其基本的電路原理可用圖3 來表示。 相位累加器由N位加法器與N位累加寄存器級聯(lián)構(gòu)成。每來一個時鐘脈沖FS，加法器將頻率控制字K與累加寄存器輸
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相位相干FSK調(diào)制器(CN0186)
電路功能與優(yōu)勢標準的單通道直接數(shù)字頻率合成器(DDS)不會以相位相干形式在不同頻率之間切換。根據(jù)設(shè)計，DDS頻率轉(zhuǎn)換具有“相位連續(xù)性”(如圖2所示)。不過，圖1所示電路展示了如何配置AD9958/AD9959 多通道
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基于DDS IP核及Nios II的可重構(gòu)信號源設(shè)計
SOPC(System on a Programmable Chip，片上可編程系統(tǒng))是Altera公司提出的一種靈活、高效的SOC解決方案。它將處理器、存儲器、I／O接口、LVDS、CDR等系統(tǒng)設(shè)計需要的功能模塊集成到一個可編程邏輯器件上，構(gòu)建一個可
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基于DDS IP核及Nios II的可重構(gòu)信號源設(shè)計
基于DDS IP核及Nios II的可重構(gòu)信號源設(shè)計
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DDS的優(yōu)化設(shè)計介紹
在高可靠應(yīng)用領(lǐng)域，如果設(shè)計得當(dāng)，將不會存在類似于MCU的復(fù)位不可靠和PC可能跑飛等問題。CPLD/FPGA的高可靠性還表現(xiàn)在，幾乎可將整個系統(tǒng)下載于同一芯片中，實現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積，易于管理和屏蔽。
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AD9852芯片在原子頻標中的應(yīng)用簡介
引言被動型銣原子頻標中，綜合器模塊完成以下功能：(1) 量子系統(tǒng)作為一個鑒頻器，基態(tài)87Rb原子0-0躍遷的中心頻率為6834.××××MHz，其中尾數(shù)部分××××頻率由綜合器產(chǎn)生
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基于DDS器件AD9858的復(fù)雜雷達信號源簡介
摘 要：本文簡要介紹DDS器件AD9858的系統(tǒng)結(jié)構(gòu)和基本原理,以及使用AD9858實現(xiàn)復(fù)雜雷達信號源的原理和方法,并以AD9858產(chǎn)生二相碼為例,說明了AD9858的基本特點和使用中應(yīng)該注意的一些問題。關(guān)鍵詞：復(fù)雜雷達信號源;二相
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基于CPLD及DDS的正交信號源濾波器的設(shè)計
1 引言由于傳統(tǒng)的多波形函數(shù)信號發(fā)生器需采用大量分離元件才能實現(xiàn)，且設(shè)計復(fù)雜，這里提出一種基于CPLD的多波形函數(shù)信號發(fā)生器。它采用CPLD作為函數(shù)信號發(fā)生器的處理器，以單片機和CPLD為核心，輔以必要的模擬和數(shù)字
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直接數(shù)字頻率合成器DDS的優(yōu)化設(shè)計
新一代的直接數(shù)字頻率合成器DDS，采用全數(shù)字的方式實現(xiàn)頻率合成。與傳統(tǒng)的頻率合成技術(shù)相比DDS具有以下特點：(1)頻率轉(zhuǎn)換快。直接數(shù)字頻率合成是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，其頻率轉(zhuǎn)換時間主要由頻率控制字狀態(tài)改
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高效FSK/PSK調(diào)制器利用多通道DDS實現(xiàn)零交越切換
頻移鍵控 (FSK)和相移鍵控 (PSK) 調(diào)制方案廣泛用于數(shù)字通信、雷達、RFID以及多種其他應(yīng)用。最簡單的FSK利用兩個離散頻率來傳輸二進制信息，其中，邏輯1代表傳號頻率，邏輯0代表空號頻率。最簡單的PSK為二進制(BPSK)
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基于FPGA的DDS基本信號發(fā)生器的設(shè)計
摘要：本設(shè)計基于DDS原理和FPGA技術(shù)按照順序存儲方式，將對正弦波、方波、三角波、鋸齒波四種波形的取樣數(shù)據(jù)依次全部存儲在ROM波形表里，通過外接設(shè)備撥扭開關(guān)和鍵盤控制所需波形信號的輸出，最終將波形信息顯示在LC
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基于FPGA的DDS基本信號發(fā)生器的設(shè)計
基于FPGA的DDS基本信號發(fā)生器的設(shè)計
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一種低噪聲快速轉(zhuǎn)換頻率合成器的設(shè)計與實現(xiàn)
摘要 介紹了一種低相位噪聲、快速轉(zhuǎn)換頻率合成器的設(shè)計與實現(xiàn)，采用DDS、變帶寬、頻率預(yù)置等多種措施，頻率轉(zhuǎn)換時間<80μs，并對實驗結(jié)果進行了分析討論。實驗結(jié)果表明，該合成器相位噪聲具有良好、鎖定時間短，適
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一種X波段低相噪跳頻源的設(shè)計
摘要：基于小數(shù)分頻鎖相環(huán)HMC704LP4設(shè)計了一種X波段跳頻源，具有相位噪聲低、雜散低、體積小的特點。針對指標要求擬定設(shè)計方案，簡述設(shè)計過程，給出設(shè)計參數(shù)，對關(guān)鍵指標進行分析仿真，并給出測試曲線。 關(guān)鍵詞：X波
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