FPGA設(shè)計(jì)

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如何發(fā)現(xiàn)并解決FPGA設(shè)計(jì)中的時(shí)序問題

耗費(fèi)數(shù)月精力做出的設(shè)計(jì)卻無(wú)法滿足時(shí)序要求，這確實(shí)非常令人傷心。然而，試圖正確地對(duì)設(shè)計(jì)進(jìn)行約束以保證滿足時(shí)序要求的過程幾乎同樣令人費(fèi)神。找到并確定時(shí)序約束本身通常也是非常令人頭痛的問題。時(shí)序問題的惱人之

數(shù)字電源
2009-02-28

時(shí)序 FPGA設(shè)計(jì) PLANAHEAD 器件
如何發(fā)現(xiàn)并解決FPGA設(shè)計(jì)中的時(shí)序問題

如何發(fā)現(xiàn)并解決FPGA設(shè)計(jì)中的時(shí)序問題

嵌入式軟件
2009-02-28

時(shí)序 FPGA設(shè)計(jì) PLANAHEAD 器件
使用基于圖形的物理綜合加快FPGA設(shè)計(jì)時(shí)序收斂

傳統(tǒng)的綜合技術(shù)越來(lái)越不能滿足當(dāng)今采用 90 納米及以下工藝節(jié)點(diǎn)實(shí)現(xiàn)的非常大且復(fù)雜的 FPGA 設(shè)計(jì)的需求了。問題是傳統(tǒng)的 FPGA 綜合引擎是基于源自 ASIC 的方法,如底層規(guī)劃、區(qū)域內(nèi)優(yōu)化 (IPO,In-place Optimization) 以

汽車電子
2009-02-23

FPGA 時(shí)序收斂 BSP FPGA設(shè)計(jì)
派睿電子攜手Altera，助工程師提升FPGA設(shè)計(jì)能力

電子元器件分銷商派睿電子日前宣布其姊妹公司Farnell-Newark與Altera公司簽署亞太地區(qū)分銷協(xié)議，在中國(guó)大陸、香港、臺(tái)灣地區(qū)、新加坡、印尼、馬來(lái)西亞、菲律賓、越南、泰國(guó)、文萊、老撾、緬甸、柬埔寨和印度等國(guó)家和

消費(fèi)電子
2008-09-28

工程師 Altera 派睿電子 FPGA設(shè)計(jì)
派睿電子攜手Altera，助力中國(guó)電子設(shè)計(jì)工程師提升FPGA設(shè)計(jì)能力

電子元器件分銷商派睿電子日前宣布其姊妹公司Farnell-Newark與Altera 公司簽署亞太地區(qū)分銷協(xié)議，在中國(guó)大陸、香港、臺(tái)灣地區(qū)、新加坡、印尼、馬來(lái)西亞、菲律賓、越南、泰國(guó)、文萊、老撾、緬甸、柬埔寨和印度等國(guó)家和

電子設(shè)計(jì)自動(dòng)化
2008-09-24

工程師中國(guó)電子 Altera FPGA設(shè)計(jì)
采用FPGA設(shè)計(jì)SDH設(shè)備時(shí)鐘

介紹了一種采用FPGA設(shè)計(jì)的SDH設(shè)備時(shí)鐘的構(gòu)成及設(shè)計(jì)原理；并給出了相關(guān)的測(cè)試結(jié)果；測(cè)試結(jié)果表明該SDH設(shè)備時(shí)鐘完全滿足ITU-T G.813建議規(guī)范的各項(xiàng)時(shí)鐘指標(biāo)要求。

電子設(shè)計(jì)自動(dòng)化
2008-08-29

時(shí)鐘系統(tǒng)時(shí)鐘 SD FPGA設(shè)計(jì)
一種擴(kuò)頻通信調(diào)制器的FPGA設(shè)計(jì)與仿真

一種擴(kuò)頻通信調(diào)制器的FPGA設(shè)計(jì)與仿真

嵌入式教程
2008-08-10

擴(kuò)頻通信仿真調(diào)制器 FPGA設(shè)計(jì)
FPGA設(shè)計(jì)開發(fā)中應(yīng)用仿真技術(shù)解決故障的方法

FPGA設(shè)計(jì)開發(fā)中應(yīng)用仿真技術(shù)解決故障的方法

嵌入式教程
2008-07-16

仿真技術(shù) BUG SIGNALTAP FPGA設(shè)計(jì)
設(shè)計(jì)技術(shù)問答：FPGA設(shè)計(jì)的安全性考量

本文以提問的形式講述了FPGA設(shè)計(jì)安全性考量

數(shù)字電源
2008-06-15

ACTEL 代碼 BSP FPGA設(shè)計(jì)
設(shè)計(jì)技術(shù)問答：FPGA設(shè)計(jì)的安全性考量

本文以提問的形式講述了FPGA設(shè)計(jì)安全性考量

功率器件
2008-06-15

ACTEL 代碼 BSP FPGA設(shè)計(jì)
設(shè)計(jì)技術(shù)問答：FPGA設(shè)計(jì)的安全性考量

設(shè)計(jì)技術(shù)問答：FPGA設(shè)計(jì)的安全性考量

嵌入式教程
2008-06-15

ACTEL 代碼 BSP FPGA設(shè)計(jì)
在采用FPGA設(shè)計(jì)DSP系統(tǒng)中仿真的重要性

仿真是所有系統(tǒng)成功開發(fā)的基礎(chǔ)。通過在不同條件、參數(shù)值和輸入情況下對(duì)系統(tǒng)進(jìn)行高級(jí)行為仿真，工程師可以迅速找到、分離并糾正系統(tǒng)的設(shè)計(jì)問題。因?yàn)樵谶@一階段，比較容易區(qū)分設(shè)計(jì)問題和編程問題。通過在系統(tǒng)級(jí)工作，設(shè)計(jì)人員可以確定這一階段的問題是來(lái)自設(shè)計(jì)缺陷，而不是編程問題。此外，在信號(hào)處理系統(tǒng)設(shè)計(jì)中使用基于模型的方法大大縮短了“錯(cuò)誤診斷延遲”時(shí)間——從設(shè)計(jì)中出現(xiàn)錯(cuò)誤到發(fā)現(xiàn)錯(cuò)誤并分離錯(cuò)誤的時(shí)間。

單片機(jī)
2008-06-12

仿真 DSP系統(tǒng) BUILDER FPGA設(shè)計(jì)

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FPGA設(shè)計(jì)

如何發(fā)現(xiàn)并解決FPGA設(shè)計(jì)中的時(shí)序問題

如何發(fā)現(xiàn)并解決FPGA設(shè)計(jì)中的時(shí)序問題

使用基于圖形的物理綜合加快FPGA設(shè)計(jì)時(shí)序收斂

派睿電子攜手Altera，助工程師提升FPGA設(shè)計(jì)能力

派睿電子攜手Altera，助力中國(guó)電子設(shè)計(jì)工程師提升FPGA設(shè)計(jì)能力

采用FPGA設(shè)計(jì)SDH設(shè)備時(shí)鐘

一種擴(kuò)頻通信調(diào)制器的FPGA設(shè)計(jì)與仿真

FPGA設(shè)計(jì)開發(fā)中應(yīng)用仿真技術(shù)解決故障的方法

設(shè)計(jì)技術(shù)問答：FPGA設(shè)計(jì)的安全性考量

設(shè)計(jì)技術(shù)問答：FPGA設(shè)計(jì)的安全性考量

設(shè)計(jì)技術(shù)問答：FPGA設(shè)計(jì)的安全性考量

在采用FPGA設(shè)計(jì)DSP系統(tǒng)中仿真的重要性

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