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現(xiàn)代FPGA設(shè)計的能源優(yōu)化方案
引言 減少FPGA的功耗可帶來許多好處，如提高可靠性、降低冷卻成本、簡化電源和供電方式、延長便攜系統(tǒng)的電池壽命等。無損于性能的低功耗設(shè)計 既需要有高功率效率的FPGA架構(gòu)，也需要有能駕馭架構(gòu)組件的良好設(shè)計規(guī)范
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FPGA設(shè)計中毛刺信號解析
FPGA設(shè)計中毛刺信號解析
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FPGA設(shè)計中仿真技術(shù)解決故障的方法
摘要：本文針對FPGA實(shí)際開發(fā)過程中，出現(xiàn)故障后定位困難、反復(fù)修改代碼編譯時間過長、上板后故障解決無法確認(rèn)的問題，提出了一種采用仿真的方法來定位、解決故障并驗(yàn)證故障解決方案?？梢源蟠蟮墓?jié)約開發(fā)時間，提高
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基于CORDIC算法2FSK調(diào)制器的FPGA設(shè)計
摘要：頻移鍵控(FSK)是用不同頻率的載波來傳遞數(shù)字信號，并用數(shù)字基帶信號控制載波信號的頻率。提出一種基于流水線CORDIC算法的2FSK調(diào)制器的FPGA實(shí)現(xiàn)方案，可有效地節(jié)省FPGA的硬件資源，提高運(yùn)算速度。最后，給出該方
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EDA技術(shù)與FPGA設(shè)計應(yīng)用
21世紀(jì)是信息產(chǎn)業(yè)主導(dǎo)的知識經(jīng)濟(jì)時代，信息領(lǐng)域正在發(fā)生一場巨大變革，其先導(dǎo)力量和決定性因素正是微電子技術(shù)'>集成電路。片的日益成熟，特別是深亞微米(DSM，DeepSub-Mron)和超深亞微米(VDSM，Very Deep Sub-Micron
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現(xiàn)場可編程門陣列(FPGA)設(shè)計
隨著器件規(guī)模、功能以及可靠性的不斷提高,FPGA在現(xiàn)代數(shù)字系統(tǒng)中的應(yīng)用日漸廣泛。采用FPGA設(shè)計數(shù)字電路已經(jīng)成為數(shù)字電路系統(tǒng)領(lǐng)域的主要設(shè)計方式之一。 FPGA設(shè)計是指使用相應(yīng)的EDA開發(fā)軟件對FPGA器件進(jìn)行開發(fā)的過程
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基于FPGA設(shè)計航空電子系統(tǒng)
基于現(xiàn)場可編程門陣列 (FPGA) 核心的實(shí)施體現(xiàn)了先進(jìn)的現(xiàn)代航空電子設(shè)計方法。這項(xiàng)技術(shù)具有多種優(yōu)勢,如廢棄組件管理、降低設(shè)計風(fēng)險、提高集成度、減小體積、降低功耗和提高故障平均間隔時間(MTBF)等,吸引著用戶將原
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萊迪思發(fā)布Lattice Diamond™ FPGA設(shè)計軟件工具套件1.2版本
21ic訊 萊迪思半導(dǎo)體公司日前宣布發(fā)布Lattice Diamond™ FPGA設(shè)計軟件工具套件的1.2 版本，這是適用于萊迪思FPGA產(chǎn)品的旗艦版設(shè)計環(huán)境。新的MachXO2™ PLD器件的用戶現(xiàn)在可以基于LatticeMico8™開放源
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π／4-DQPSK差分解調(diào)器的數(shù)字化FPGA設(shè)計與實(shí)現(xiàn)
摘要：給出了采用FPGA設(shè)計芯片技術(shù)對QPSK解調(diào)器進(jìn)行設(shè)計的實(shí)現(xiàn)方法。該方法可將解調(diào)器中原有的多種專用芯片的功能集成在一片大規(guī)?？删幊踢壿嬈骷﨔PGA上，從而實(shí)現(xiàn)了高度集成化和小型化。仿真結(jié)果表明，該方案具有突
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數(shù)字基帶傳輸系統(tǒng)的FPGA設(shè)計與實(shí)現(xiàn)
摘要：為了提高系統(tǒng)的集成度和可靠性，降低功耗和成本，增強(qiáng)系統(tǒng)的靈活性，提出一種采用非常高速積體電路的硬件描述語言(VHDL語言)來設(shè)計數(shù)字基帶傳輸系統(tǒng)的方法。詳細(xì)闡述數(shù)字基帶傳輸系統(tǒng)中信號碼型的設(shè)計原則，數(shù)
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FPGA設(shè)計頻率的計算方法
FPGA設(shè)計頻率的計算方法
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基于DSP Builder數(shù)字信號處理器的FPGA設(shè)計
針對使用硬件描述語言進(jìn)行設(shè)計存在的問題，提出一種基于FPGA并采用DSP BuildIer作為設(shè)計工具的數(shù)字信號處理器設(shè)計方法。并按照Matlab／Simulink／DSP Builder／QuartusⅡ設(shè)計流程，設(shè)計了一個12階FIR低通數(shù)字濾波器，通過Quaxtus時序仿真及嵌入式邏輯分析儀signalTapⅡ硬件測試對設(shè)計進(jìn)行了驗(yàn)證。結(jié)果表明，所設(shè)計的FIR濾波器功能正確，性能良好。
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采用MAX II器件實(shí)現(xiàn)FPGA設(shè)計安全解決方案
本文提供的解決方案可防止FPGA設(shè)計被拷貝，即使配置比特流被捕獲，也可以保證FPGA設(shè)計的安全性。通過在握手令牌由MAX II器件傳送給FPGA之前，禁止用戶設(shè)計功能來實(shí)現(xiàn)這種安全性。選用MAX II器件來產(chǎn)生握手令牌，這是因?yàn)樵撈骷哂蟹且资?，關(guān)電時可保持配置數(shù)據(jù)。而且，對于這種應(yīng)用，MAX II器件是最具成本效益的CPLD。本文還介紹了采用這種方案的一個參考設(shè)計。
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基于DSP Builder數(shù)字信號處理器的FPGA設(shè)計
針對使用硬件描述語言進(jìn)行設(shè)計存在的問題，提出一種基于FPGA并采用DSP BuildIer作為設(shè)計工具的數(shù)字信號處理器設(shè)計方法。并按照Matlab／Simulink／DSP Builder／QuartusⅡ設(shè)計流程，設(shè)計了一個12階FIR低通數(shù)字濾波器，通過Quaxtus時序仿真及嵌入式邏輯分析儀signalTapⅡ硬件測試對設(shè)計進(jìn)行了驗(yàn)證。結(jié)果表明，所設(shè)計的FIR濾波器功能正確，性能良好。
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面向ASIC和FPGA設(shè)計的多點(diǎn)綜合技術(shù)
面向ASIC和FPGA設(shè)計的多點(diǎn)綜合技術(shù)
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具有低功耗意識的FPGA設(shè)計方法
具有低功耗意識的FPGA設(shè)計方法
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Turbo簡化譯碼算法的FPGA設(shè)計與實(shí)現(xiàn)
Turbo碼雖然具有優(yōu)異的譯碼性能，但是由于其譯碼復(fù)雜度高，譯碼延時大等問題，嚴(yán)重制約了Turbo碼在高速通信系統(tǒng)中的應(yīng)用。因此，如何設(shè)計一個簡單有效的譯碼器是目前Turbo碼實(shí)用化研究的重點(diǎn)。本文主要介紹了短幀Turbo譯碼器的FPGA實(shí)現(xiàn)，并對相關(guān)參數(shù)和譯碼結(jié)構(gòu)進(jìn)行了描述。
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FPGA設(shè)計的新功能保證視頻技術(shù)
FPGA設(shè)計的新功能保證視頻技術(shù)
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System C特點(diǎn)及FPGA設(shè)計
System C特點(diǎn)及FPGA設(shè)計
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FPGA設(shè)計的安全性問題解析
Q1：FPGA設(shè)計與DSP設(shè)計相比，最大的不同之處在哪里？ A1：這個問題要從多個角度看。它們都用于某個功能的硬件電路實(shí)現(xiàn)，但是它們的側(cè)重點(diǎn)有所不同。這里涵蓋的說一下。 1)內(nèi)部資源 FPGA側(cè)重于設(shè)計具有某個
