Virtuoso

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全新Cadence Virtuoso系統(tǒng)設(shè)計(jì)平臺(tái)幫助實(shí)現(xiàn)IC、封裝和電路板無(wú)縫集成的設(shè)計(jì)流程

Cadence發(fā)布7納米工藝Virtuoso先進(jìn)工藝節(jié)點(diǎn)擴(kuò)展平臺(tái)

Cadence采用全新可支持電學(xué)感知設(shè)計(jì)的Virtuoso版圖套件

Cadence物理驗(yàn)證系統(tǒng)通過(guò)GF 65nm至14nm FinFET制程認(rèn)證

臺(tái)積電16nm FinFET參考流程納入Cadence設(shè)計(jì)工具

搶攻FinFET設(shè)計(jì)商機(jī)　益華發(fā)布新Virtuoso平臺(tái)

Cadence采用全新Virtuoso版圖套件大幅加快芯片設(shè)計(jì)

搶攻FinFET設(shè)計(jì)商機(jī)　益華發(fā)布新Virtuoso平臺(tái)

臺(tái)積電TSMC擴(kuò)大與Cadence在Virtuoso定制設(shè)計(jì)平臺(tái)的合作