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Cadence推出業(yè)界首款PCI Express 5.0驗(yàn)證IP 現(xiàn)可供貨
Cadence驗(yàn)證IP與TripleCheck技術(shù)推動(dòng)服務(wù)器和存儲(chǔ)應(yīng)用可早期采納下一代PCIe標(biāo)準(zhǔn)21IC訊 楷登電子(美國(guó)Cadence 公司)今日宣布，業(yè)界首款支持全新 PCI Express ® (PCIe®)5.0 架構(gòu)的驗(yàn)證 IP(VIP)正式可用。結(jié)合
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Cadence PCB設(shè)計(jì)解決方案
復(fù)雜的物理和電氣規(guī)則，高密度的元器件布局，以及更高的高速技術(shù)要求，這一切都增加了當(dāng)今PCB設(shè)計(jì)的復(fù)雜性，不管是在設(shè)計(jì)過(guò)程的哪一個(gè)階段，設(shè)計(jì)師都需要能夠輕松地定義，管理和確認(rèn)簡(jiǎn)單的物理/間距規(guī)則，以及至關(guān)重要的高速信號(hào)，同時(shí)，他們還要確保最終的PCB滿足傳統(tǒng)制造以及測(cè)試規(guī)格所能達(dá)到的性能目標(biāo)。
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Cadence落戶南京市浦口區(qū),成為繼引進(jìn)臺(tái)積電后的又一龍頭項(xiàng)目
電子設(shè)計(jì)自動(dòng)化(EDA)與半導(dǎo)體知識(shí)產(chǎn)權(quán)(IP)的領(lǐng)先供應(yīng)商美國(guó)楷登電子(Cadence)與南京市浦口區(qū)人民政府正式簽署戰(zhàn)略合作備忘錄以及投資協(xié)議。據(jù)悉，Cadence 項(xiàng)目是南京市浦口區(qū)繼引進(jìn)臺(tái)積電之后在集成電路設(shè)計(jì)領(lǐng)域引進(jìn)的又一個(gè)龍頭性項(xiàng)目，歷經(jīng)兩年的洽談，在多方的共同努力下，今天終于簽約落地。
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Cadence攜手Arm交付首個(gè)基于低功耗、高性能Arm服務(wù)器的SoC驗(yàn)證解決方案
楷登電子(美國(guó)Cadence 公司 NASDAQ：CDNS)今日與Arm聯(lián)合發(fā)布基于Arm® 服務(wù)器的Xcelium™ 并行邏輯仿真平臺(tái)，這是電子行業(yè)內(nèi)首個(gè)低功耗高性能的仿真解決方案。
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Cadence攜手Arm交付首個(gè)基于低功耗、高性能Arm服務(wù)器的SoC驗(yàn)證解決方案
在芯片制造之前， SoC芯片功能正確性驗(yàn)證占用了整個(gè)項(xiàng)目70%的EDA軟件使用資源，這一需求促進(jìn)了數(shù)據(jù)中心的增長(zhǎng)。運(yùn)行于ARM服務(wù)器的Xcelium仿真可帶來(lái)功耗顯著降低和仿真容量的顯著提升，可執(zhí)行高吞吐和長(zhǎng)周期測(cè)試，縮減了整個(gè)SoC驗(yàn)證的時(shí)間和成本。
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Xilinx/Arm/Cadence和臺(tái)積公司推出首款采用7納米工藝的CCIX芯片
賽靈思、Arm、Cadence和臺(tái)積公司今日宣布一項(xiàng)合作，將共同構(gòu)建首款基于臺(tái)積7納米FinFET工藝的支持芯片間緩存一致性(CCIX)的加速器測(cè)試芯片，并計(jì)劃在2018年交付。這一測(cè)試芯片旨在從硅芯片層面證明CCIX能夠支持多核高性能Arm CPU和FPGA加速器實(shí)現(xiàn)一致性互聯(lián)。
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Xilinx、Arm、Cadence和臺(tái)積公司共同宣布全球首款采用7納米工藝的CCIX測(cè)試芯片
2017年9月11日，中國(guó)上海—賽靈思、Arm、Cadence和臺(tái)積公司今日宣布一項(xiàng)合作，將共同構(gòu)建首款基于臺(tái)積7納米FinFET工藝的支持芯片間緩存一致性(CCIX)的加速器測(cè)試芯片，并計(jì)劃在2018年交付。這一測(cè)試芯片旨在從硅芯片層面證明CCIX能夠支持多核高性能Arm CPU和FPGA加速器實(shí)現(xiàn)一致性互聯(lián)。
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Cadence優(yōu)化全流程數(shù)字與簽核及驗(yàn)證套裝
楷登電子宣布，其全流程數(shù)字簽核工具和Cadence 驗(yàn)證套裝的優(yōu)化工作已經(jīng)發(fā)布，支持最新Arm Cortex-A75和Cortex-A55 CP，基于Arm DynamIQ技術(shù)的設(shè)計(jì)，及Arm Mali-G72 GPU，可廣泛用于最新一代的高端移動(dòng)應(yīng)用、機(jī)器學(xué)習(xí)及消費(fèi)電子類芯片。為加速針對(duì)Arm最新處理器的設(shè)計(jì)，Cadence為Cortex-A75和Cortex-A55 CPU量身開(kāi)發(fā)全新7nm快速應(yīng)用工具(RAK)，包括可實(shí)現(xiàn)CPU間互聯(lián)和3級(jí)緩存共享的DynamIQ共享單元(DSU)，以及專為Mali
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Cadence優(yōu)化全流程數(shù)字與簽核及驗(yàn)證套裝，支持Arm Cortex-A75、Cortex-A55 CPU及Arm Mali-G72 GPU
楷登電子(美國(guó)Cadence公司，NASDAQ: CDNS)今日宣布，其全流程數(shù)字簽核工具和Cadence®驗(yàn)證套裝的優(yōu)化工作已經(jīng)發(fā)布，支持最新Arm® Cortex®-A75和Cortex-A55 CP，基于Arm DynamIQ™技術(shù)的設(shè)計(jì)，及Arm Mali™-G72 GPU，可廣泛用于最新一代的高端移動(dòng)應(yīng)用、機(jī)器學(xué)習(xí)及消費(fèi)電子類芯片。為
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千人盛會(huì)開(kāi)幕，2017 Cadence全球用戶大會(huì) CDNLive登陸上海
楷登電子(美國(guó)Cadence公司)宣布即將于8月22日(星期二)在上海浦東嘉里大酒店舉辦一年一度的中國(guó)用戶大會(huì)——CDNLive China 2017。以“聯(lián)結(jié)，分享，啟發(fā)!”為主題的CDNLive大會(huì)將集聚超過(guò)1000位IC行業(yè)從業(yè)者，包括IC設(shè)計(jì)工程師、系統(tǒng)開(kāi)發(fā)者與業(yè)界專家，將分享重要半導(dǎo)體設(shè)計(jì)領(lǐng)域的解決方案和成功經(jīng)驗(yàn)，讓參與者獲得知識(shí)、靈感與動(dòng)力，并為實(shí)現(xiàn)高階半導(dǎo)體芯片、SoC設(shè)計(jì)和系統(tǒng)挑戰(zhàn)提供解決方案。
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EDA的低功耗游戲
隨著芯片設(shè)計(jì)轉(zhuǎn)移到90nm和65nm，芯片制造商面臨著新的挑戰(zhàn)包括溫度、穩(wěn)定性及電源可靠性或電源效率的差異性等方面的挑戰(zhàn)。業(yè)界試圖通過(guò)幾種途徑努力來(lái)解決這些問(wèn)題。這些努力之一就是PFI(電源前向初始化)，由EDA 市場(chǎng)領(lǐng)袖Cadence 設(shè)計(jì)系統(tǒng)公司開(kāi)始，通過(guò)通用的電源格式(UPF)進(jìn)一步促進(jìn)Accellera產(chǎn)業(yè)標(biāo)準(zhǔn)體系的加速形成。
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Cadence推出針對(duì)最新移動(dòng)和家庭娛樂(lè)應(yīng)用的Tensilica HiFi 3z DSP架構(gòu)
楷登電子近日宣布推出針對(duì)最新移動(dòng)和家庭娛樂(lè)應(yīng)用中系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)的Cadence® Tensilica® HiFi 3z DSP IP內(nèi)核 。其應(yīng)用包括智能手機(jī)、增強(qiáng)現(xiàn)實(shí)(AR)/ 3D眼鏡、數(shù)字電視和機(jī)頂盒(STB)等。比較在業(yè)界音頻DSP內(nèi)核發(fā)貨量站主導(dǎo)地位的前一代產(chǎn)品HiFi 3 DSP ，新的HiFi 3z架構(gòu)將可提供超過(guò)1.3倍的更強(qiáng)語(yǔ)音和音頻處理性能。
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Cadence推出針對(duì)最新移動(dòng)和家庭娛樂(lè)應(yīng)用的Tensilica HiFi 3z DSP架構(gòu)
楷登電子(美國(guó) Cadence 公司)今天宣布推出針對(duì)最新移動(dòng)和家庭娛樂(lè)應(yīng)用中系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)的Cadence® Tensilica® HiFi 3z DSP IP內(nèi)核 。其應(yīng)用包括智能手機(jī)、增強(qiáng)現(xiàn)實(shí)(AR)/ 3D眼鏡、數(shù)字電視和機(jī)頂盒(ST
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Cadence針對(duì)Palladium Z1仿真平臺(tái)發(fā)布VirtualBridge適配器，軟件初啟時(shí)間最高可縮短三個(gè)月
楷登電子(美國(guó)Cadence公司，NASDAQ: CDNS)今日正式發(fā)布全新VirtualBridge™適配器。較傳統(tǒng)RTL仿真，基于虛擬仿真技術(shù)的VirtualBridge™適配器可以加速硅前驗(yàn)證階段的軟件初啟。
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全新Cadence Virtuoso系統(tǒng)設(shè)計(jì)平臺(tái)幫助實(shí)現(xiàn)IC、封裝和電路板無(wú)縫集成的設(shè)計(jì)流程
該解決方案結(jié)合Virtuoso平臺(tái)與Allegro及Sigrity技術(shù)，進(jìn)一步簡(jiǎn)化設(shè)計(jì)流程，大幅提高設(shè)計(jì)效率，縮短設(shè)計(jì)周期
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Cadence擴(kuò)展JasperGold平臺(tái)用于高級(jí)形式化RTL簽核
JasperGold形式驗(yàn)證平臺(tái)新應(yīng)用Superlint和Clock Domain Crossing助邏輯設(shè)計(jì)人員將IP開(kāi)發(fā)時(shí)間縮短四周楷登電子(美國(guó)Cadence公司)今日正式發(fā)布JasperGold® 形式驗(yàn)證平臺(tái)擴(kuò)展版，引入高級(jí)形式化驗(yàn)證技術(shù)的JasperGol
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Cadence數(shù)字、簽核與定制／模擬工具助力實(shí)現(xiàn)三星7LPP和8LPP工藝技術(shù)
楷登電子(美國(guó) Cadence 公司) 今日宣布其數(shù)字、簽核與定制/模擬工具成功在三星電子公司7LPP和8LPP工藝技術(shù)上實(shí)現(xiàn)。較前代高階工藝節(jié)點(diǎn)FinFET技術(shù)，7LPP和8LPP工藝技術(shù)不僅進(jìn)一步優(yōu)化了功耗、性能和面積特性，擴(kuò)展能
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Cadence發(fā)布業(yè)界首款面向汽車、監(jiān)控、無(wú)人機(jī)和移動(dòng)市場(chǎng)的神經(jīng)網(wǎng)絡(luò)DSP IP
2017年5月4日，中國(guó)上海——楷登電子今日正式公布業(yè)界首款獨(dú)立完整的神經(jīng)網(wǎng)絡(luò)DSP —Cadence® Tensilica® Vision C5 DSP，面向?qū)ι窠?jīng)網(wǎng)絡(luò)計(jì)算能力有極高要求的視覺(jué)設(shè)備、雷達(dá)/光學(xué)雷達(dá)和融合傳感器等應(yīng)用量身優(yōu)化。針對(duì)車載、監(jiān)控安防、無(wú)人機(jī)和移動(dòng)/可穿戴設(shè)備應(yīng)用，Vision C5 DSP 1TMAC/s的計(jì)算能力完全能夠勝任所有神經(jīng)網(wǎng)絡(luò)的計(jì)算任務(wù)。如需了解更多內(nèi)容，請(qǐng)參訪www.cadence.com/go/visionc5。
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Cadence發(fā)布業(yè)界首款面向汽車、監(jiān)控、無(wú)人機(jī)和移動(dòng)市場(chǎng)的神經(jīng)網(wǎng)絡(luò)DSP IP
內(nèi)容提要：·完整獨(dú)立的DSP核心，全面支持各級(jí)神經(jīng)網(wǎng)絡(luò)層·芯片面積不到1mm2，計(jì)算速度可達(dá)每秒1 TeraMAC (TMAC)·通用的可編程解決方案，為未來(lái)而生，
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應(yīng)用Cadence Protium S1，晶晨半導(dǎo)體大幅縮短多媒體SoC軟硬件集成時(shí)間
楷登電子(美國(guó) Cadence 公司)今日宣布，憑借Cadence® ProtiumÔ S1 FPGA原型驗(yàn)證平臺(tái)，晶晨半導(dǎo)體(Amlogic)成功縮短其多媒體系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)的上市時(shí)間?；赑rotium S1平臺(tái)，晶晨加速實(shí)現(xiàn)了軟/硬件
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